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參數(shù)資料
| 型號： | DJIXPLED0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 202/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXPLED0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
204
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
Table 87. Auto-Negotiation Advertisement Register (Address 4)
Bit
Name
Description
Type
1
Default
15
Next Page
0 = Port has no ability to send manual next pages
1 = Port has ability to send manual next pages
Note:
This bit should only be set to manually control the auto-
negotiation process. It is not needed and should be cleared
for DTE Discovery.
R/W
0
14
Reserved
Write as 0, ignore on Read
R
0
13
6
Remote Fault
0 = No remote fault
1 = Remote fault
R/W
0
12
Reserved
Write as 0, ignore on Read
R/W
0
11
Asymmetric
Pause
Pause operation defined in Clause 40 and 27
0 = Port is not Pause capable
1 = Port can only send Pause
R/W
0
10
Pause
5
0 = Pause operation disabled
1 = Port can send and receive Pause
NOTE:
Default for the BGA15 package is 0.
R/W
LSHR
2,3
9
100BASE-T4
0 = 100BASE-T4 capability is not available
1 = 100BASE-T4 capability is available
(The LXT9785/LXT9785E does not support 100BASE-T4 but
allows this bit to be set to advertise in the auto-negotiation
sequence for 100BASE-T4 operation. An external
100BASE-T4 transceiver could be switched in if this
capability is desired.)
R/W
0
8
100BASE-TX
Full-Duplex
0 = Port is not 100BASE-TX full-duplex capable.
1 = Port is 100BASE-TX full-duplex capable
R/W
LSHR
2,4
7
100BASE-TX
Half-Duplex
0 = Port is not 100BASE-TX half-duplex capable
1 = Port is 100BASE-TX half-duplex capable
R/W
LSHR
2,4
6
10BASE-T
Full-Duplex
0 = Port is not 10BASE-T full-duplex capable
1 = Port is 10BASE-T full-duplex capable
R/W
LSHR
2,4
5
10BASE-T
Half-Duplex
0 = Port is not 10BASE-T half-duplex capable
1 = Port is 10BASE-T half-duplex capable
R/W
LSHR
2,4
4:0
Selector
Field,
S<4:0>
<00001> = IEEE 802.3
<00010> = IEEE 802.9 ISLAN-16T
<00000> = Reserved for future auto-negotiation development
<11111> = Reserved for future auto-negotiation development
Unspecified or reserved combinations should not be
transmitted
R/W
00001
1. R/W = Read/Write, R = Read Only
2. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
3. The default setting of Register bit 4.10 is determined by the PAUSE pin. The BGA15 package does not
have a Pause hardware configuration pin and has a default of 0.
4. Default settings for bits 4.5:8 are determined by CFG pins as described in
Table 42, “Intel LXT9785/
9785E Global Hardware Configuration Settings” on page 129
.
5. Pause operation is only valid for full-duplex modes.
6. If Register bit 4.13 is set to advertise a fault, Register bit 1.4 will be set.
NOTE:
Restart the auto-negotiation process whenever Register 4 is written/modified.
相關PDF資料 |
PDF描述 |
|---|---|
| DJIXPPAD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPAD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPAD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPAD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPCD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXPPAD0QE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXPPAD0QE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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