參數(shù)資料
型號(hào)： DP84422J
英文描述： DRAM Controller
中文描述： DRAM控制器
文件頁(yè)數(shù)： 28/46頁(yè)
文件大?。?/td> 644K
代理商： DP84422J
7.0 Wait Support
(Continued)
7.4 NADTACK
During any accesses, this output asserts one clock period
before DTACK asserts, except when DTACK is pro-
grammed for 1T in normal accesses or 0T during page or
burst accesses.
The user can use this output to request the next address in
a sort of pipelining fashion. This output can also be used to
generate a more accurate DTACK for special applications.
The next figures show how NADTACK asserts in different
cases.
TL/F/11718–24
FIGURE 24a. DTACK is Programmed for 4Ts and to Assert from the Rising CLK Edge
TL/F/11718–25
FIGURE 24b. DTACK is Programmed for 2Ts and to Assert from the Falling CLK Edge
TL/F/11718–26
FIGURE 24c. DTACK and CAS assert from the rising edge of CLK. DTACK is programmed for 1T. NADTACK asserts
with DTACK during the opening access. During Page Accesses, NADTACK asserts one clock before DTACK.
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