參數(shù)資料
型號： DS2156L+
廠商： Maxim Integrated Products
文件頁數(shù)： 2/265頁
文件大?。?/td> 0K
描述： IC TXRX T1/E1/J1 1-CHIP 100-LQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 90
功能： 單芯片收發(fā)器
接口： E1，J1，T1，TDM，UTOPIA II
電路數(shù)： 1
電源電壓： 3.14 V ~ 3.47 V
電流 - 電源： 75mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-LQFP（14x14）
包裝： 托盤
包括： BERT 發(fā)生器和檢測器，CMI 編碼器和解碼器，HDLC 控制器
產(chǎn)品目錄頁面： 1429 (CN2011-ZH PDF)
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DS2156
10 of 265
RCL, RLOS, RRA, and RAIS alarms interrupt on
change-of-state
Flexible signaling support
–
Software or hardware based
–
Interrupt generated on change of signaling data
–
Receive signaling freeze on loss-of-sync,
carrier loss, or frame slip
Addition of hardware pins to indicate carrier loss
and signaling freeze
Automatic RAI generation to ETS 300 011
specifications
Access to Sa and Si bits
Option to extend carrier loss criteria to a 1ms
period as per ETS 300 233
Japanese J1 support
–
Ability to calculate and check CRC6 according
to the Japanese standard
–
Ability to generate Yellow Alarm according to
the Japanese standard
TDM Bus
Dual two-frame independent receive and transmit
elastic stores
–
Independent control and clocking
–
Controlled slip capability with status
–
Minimum delay mode supported
16.384MHz maximum backplane burst rate
Supports T1 to CEPT (E1) conversion
Programmable output clocks for fractional T1, E1,
H0, and H12 applications
Interleaving PCM bus operation
Hardware signaling capability
–
Receive signaling reinsertion to a backplane
multiframe sync
–
Availability of signaling in a separate PCM
data stream
–
Signaling freezing
Ability to pass the T1 F-bit position through the
elastic stores in the 2.048MHz backplane mode
Access to the data streams in between the
framer/formatter and the elastic stores
User-selectable synthesized clock output
UTOPIA Bus
Supports fractional T1/E1 and arbitrary bit rates in
multiples of 64kbps (DS0/TS) up to 2.048Mbps
Supports clear E1
Compliant to the ATM forum specifications for
ATM over DS1 and E1, respectively
Standard UTOPIA-II interface to the ATM layer
Configurable UTOPIA address
Supports diagnostic loopback
Optional payload scrambling in transmit direction
and descrambling in receive direction as per the
ITU I.432 for the cell-based physical layer
Optional HEC insertion in transmit direction with
programmable COSET polynomial addition
Option of using either idle or unassigned cells for
cell-rate decoupling in transmit direction
1-Byte programmable pattern for payload of cells
used for cell-rate decoupling
Transmit FIFO depth configurable to either 2, 3, 4
cell deep, which provides control over cell latency
Transmit FIFO depth indication for 2-cell space
Optional single-bit HEC error insertion
HEC-based cell delineation
Optional single-bit HEC error correction in the
receive direction
Optional filtering of HEC errored cells received
Optional receive idle/unassigned cell filtering
Programmable loss-of-cell delineation (LCD)
integration and optional interrupt
Interrupt for FIFO overrun in receive direction
Saturating counts for:
–
Number of error-free assigned cells received
and transmitted
–
Number of correctable and uncorrectable HEC-
errored cells received
Optional internally generated clock (system clock
divided by 8) in diagnostic loopback mode
HDLC Controllers
Two independent HDLC controllers
Fast load and unload features for FIFOs
SS7 support for FISU transmit and receive
Independent 128-byte Rx and Tx buffers with
interrupt support
Access FDL, Sa, or single/multiple DS0 channels
DS0 access includes Nx64 or Nx56
Compatible with polled or interrupt driven
environments
Bit-oriented code (BOC) support
Test and Diagnostics
Programmable on-chip bit error-rate testing
Pseudorandom patterns including QRSS
User-defined repetitive patterns
Daly pattern
Error insertion single and continuous
Total bit and errored bit counts
Payload error insertion
Error insertion in the payload portion of the T1
frame in the transmit path
Errors can be inserted over the entire frame or
selected channels
Insertion options include continuous and absolute
number with selectable insertion rates
F-bit corruption for line testing
相關(guān)PDF資料
PDF描述
DS2155LC2+ IC TXRX T1/E1/J1 SGL 100-LQFP
DS26504L+ IC T1/E1/J1 64KCC ELEMENT 64LQFP
MC908QT2AMFQE IC MCU 8BIT 1.5K FLASH 8-DFN
MC9S08LG16CLH IC MCU 8BIT LG16 FLASH 64-LQFP
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參數(shù)描述
DS2156L+ 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
DS2156LN 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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DS216 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC
DS2160 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor
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