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參數(shù)資料
| 型號： | DS2156L+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 92/265頁 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1/E1/J1 1-CHIP 100-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | E1，J1，T1，TDM，UTOPIA II |
| 電路數(shù)： | 1 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 電流 - 電源： | 75mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
| 包括： | BERT 發(fā)生器和檢測器，CMI 編碼器和解碼器，HDLC 控制器 |
| 產(chǎn)品目錄頁面： | 1429 (CN2011-ZH PDF) |
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DS2156
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An example for the receive direction is shown in Figure 24-11. The status signals UR-CLAVx are
associated to PHY port addresses #4, #3, #2, and #1. There is no need for a unique null device so “X =
don’t care” on the address lines UR-ADDRx.
In Figure 24-11, the polling of PHY ports starts while no cell transfer takes place. The ATM layer
monitors all four status signals UR-CLAVx. At clock edge #3 it detects a cell available at PHY port #1,
UR-CLAV(1) asserted. It selects that PHY port by placing address #1 on the address lines with rising
clock edge #3. PHY port #1 detects this at clock edge #4. At clock edge #5, PHY port #1 detects
UR-ENB asserted, thus cell transfer for PHY port #1 starts with rising clock edge #5.
At clock edge #5 the ATM layer detects a cell available at PHY port #3, UR-CLAV(3) asserted. Not
knowing whether PHY port #1 may have another cell available or not, the ATM layer deselects PHY port
#1 and selects PHY port #3 for cell transfer with rising clock edge #57 by placing address #3 on the
address lines and deasserting UR-ENB. PHY port #1 and PHY port #3 detect this at clock edge #58. At
clock edge #59, PHY port #3 detects UR-ENB asserted, thus cell transfer starts with rising clock edge
#59. At clock edge #111, no cell is available at PHY ports #1, #2, and #4. The ATM layer keeps
UR-ENB asserted and detects at clock edge #113 the first byte of another cell available from PHY port
#3, UR-CLAV(3) asserted. Thus, cell transfer takes place starting with rising clock edge #112. At clock
edge #164, again, no cell is available at PHY ports #1, #2, and #4. The ATM layer keeps the UR-ENB
asserted and also detects at clock edge #166 no cell available from PHY port #3, UR-CLAV(3)
deasserted. Thus, the ATM layer deselects PHY port #3 by deasserting UR-ENB with rising clock edge
#166.
Figure 24-11. Example of Direct Status Indication, Receive Direction
1
2
3
4
5
6
58
59
60
112
113
UR-CLK
UR-ADDRx
UR-CLAV(1)
UR-ENB
UR-SOC
114
H1
P48
H1
UR-DATAx
X
1
X
UR-CLAV(2)
UR-CLAV(3)
UR-CLAV(4)
PORT #1
PORT #2
PORT #3
PORT #4
P48
H2
57
165
166
167
111
164
3
X
P48
X
Cell Transfer
(port #1)
Cell Transfer
(port #3)
Cell Transfer
(port #3)
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PDF描述 |
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參數(shù)描述 |
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| DS216 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| DS2160 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Encryption Processor |
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