參數(shù)資料
型號： DS21Q41BT
廠商： Maxim Integrated Products
文件頁數(shù)： 9/61頁
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描述： IC FRAMER T1 QUAD 128-TQFP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 72
控制器類型： T1 調(diào)幀器
接口： 并行/串行
電源電壓： 4.5 V ~ 5.5 V
電流 - 電源： 30mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-LQFP（14x20）
包裝： 管件
DS21Q41B
17 of 61
TCR2: TRANSMIT CONTROL REGISTER 2 (Address=36 Hex)
(MSB)
(LSB)
TEST1
TEST0
ZBTSI
TSDW
TSM
TSIO
D4YM
B7ZS
SYMBOL
POSITION
NAME AND DESCRIPTION
TEST1
TCR2.7
Test Mode Bit 1 for Output Pins. See Table 3-1.
TEST0
TCR2.6
Test Mode Bit 0 for Output Pins. See Table 3-1.
ZBTSI
TCR2.5
ZBTSI Enable.
0=ZBTSI disabled
1=ZBTSI enabled
TSDW
TCR2.4
TSYNC Double-Wide. (Note: this bit must be set to 0 when
TCR2.3=1 or when TCR2.2=0)
0=do not pulse double-wide in signaling frames
1=do pulse double-wide in signaling frames
TSM
TCR2.3
TSYNC Mode Select.
0=frame mode (see the timing in Section 12)
1=multiframe mode (see the timing in Section 12)
TSIO
TCR2.2
TSYNC I/O Select.
0=TSYNC is an input
1=TSYNC is an output
D4YM
TCR2.1
D4 Yellow Alarm Select.
0=0s in bit 2 of all channels
1=a 1 in the S-bit position of frame 12
B7ZS
TCR2.0
Bit 7 0 Suppression Enable.
0=no stuffing occurs
1=Bit 7 force to a 1 in channels with all 0s
OUTPUT PIN TEST MODES Table 3-1
TEST1
TEST0
EFFECT ON OUTPUT PINS
0
Operate normally
0
1
Force all output pins 3-state (including all I/O pins and parallel port pins)
1
0
Force all output pins low (including all I/O pins except parallel port pins)
1
Force all output pins high (including all I/O pins except parallel port pins)
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PDF描述
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