參數(shù)資料
型號(hào)： DS3170N+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 53/230頁(yè)
文件大?。?/td> 0K
描述： IC TXRX DS3/E3 100-CSBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 640
功能： 單芯片收發(fā)器
接口： DS3，E3
電路數(shù)： 1
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 120mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LBGA，CSBGA
供應(yīng)商設(shè)備封裝： 100-CSBGA（11x11）
包裝： 托盤(pán)
包括： DS3 調(diào)幀器，E3 調(diào)幀器，HDLC 控制器，芯片內(nèi) BERT
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DS3170 DS3/E3 Single-Chip Transceiver
146 of 230
Register Name:
BERT.SPR1
Register Description:
BERT Seed/Pattern Register #1
Register Address:
064h
Bit #
15
14
13
12
11
10
9
8
Name
BSP15
BSP14
BSP13
BSP12
BSP11
BSP10
BSP9
BSP8
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
BSP7
BSP6
BSP5
BSP4
BSP3
BSP2
BSP1
BSP0
Default
0
Bits 15 to 0: BERT Seed/Pattern (BSP[15:0]) – Lower sixteen bits of 32 bits. Register description follows next
register.
Register Name:
BERT.SPR2
Register Description:
BERT Seed/Pattern Register #2
Register Address:
066h
Bit #
15
14
13
12
11
10
9
8
Name
BSP31
BSP30
BSP29
BSP28
BSP27
BSP26
BSP25
BSP24
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
BSP23
BSP22
BSP21
BSP20
BSP19
BSP18
BSP17
BSP16
Default
0
Bits 15 to 0: BERT Seed/Pattern (BSP[31:16]) - Upper 16 bits of 32 bits.
BERT Seed/Pattern (BSP[31:0]) – These 32 bits are the programmable seed for a transmit PRBS pattern, or the
programmable pattern for a transmit or receive repetitive pattern. BSP(31) will be the first bit output on the transmit
side for a 32-bit repetitive pattern or 32-bit length PRBS. BSP(31) will be the first bit input on the receive side for a
32-bit repetitive pattern.
Register Name:
BERT.TEICR
Register Description:
BERT Transmit Error Insertion Control Register
Register Address:
068h
Bit #
15
14
13
12
11
10
9
8
Name
--
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
--
TEIR2
TEIR1
TEIR0
BEI
TSEI
MEIMS
Default
0
Bits 5 to 3: Transmit Error Insertion Rate (TEIR[2:0]) – These three bits indicate the rate at which errors are
inserted in the output data stream. One out of every 10
n bits is inverted. TEIR[2:0] is the value n. A TEIR[2:0] value
of 0 disables error insertion at a specific rate. A TEIR[2:0] value of 1 result in every 10
th bit being inverted. A
TEIR[2:0] value of 2 result in every 100
th bit being inverted. Error insertion starts when this register is written to with
a TEIR[2:0] value that is nonzero. If this register is written to during the middle of an error insertion process, the
new error rate will be started after the next error is inserted.
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