參數(shù)資料
型號(hào): DS3171N
英文描述: Single/Dual/Triple/Quad DS3/E3 Single-Chip Transceivers
中文描述: 單/雙/三/四DS3/E3單芯片收發(fā)器
文件頁數(shù): 59/232頁
文件大?。?/td> 2133K
代理商: DS3171N
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DS3171/DS3172/DS3173/DS3174
59 of 231
Table 10-9. Receive Framer Pin Signal Timing Source Select
L
LBM[2:0]
L
C
R
Valid Timing to These Clock Pins
1
1
1
0
XXX
XXX
XXX
X
0
1
0
X
X
X
X
0
1
1
0
RCLKOn, TLCLKn, TCLKOn
RLCLKn
No valid timing to any input clock pin
RCLKOn, TLCLKn, TCLKOn
PLB (011) or DLB (100) or
ALB(001)
PLB (011) or DLB (100)
DLB&LLB (110)
LLB (010)
not LLB, DLB or PLB (00X)
DLB (100) or LLB&DLB(110)
DLB (100) or LLB&DLB(110)
not DLB (100) and
not LLB&DLB(110)
not DLB (100) and
not LLB&DLB(110)
0
0
0
0
0
0
0
1
X
X
X
X
X
0
X
X
X
X
0
1
X
0
0
0
0
1
1
1
RCLKOn, TLCLKn, TCLKOn
RCLKOn, TCLKOn
RCLKOn, TLCLKn
RCLKOn
No valid timing to any input clock pin
TCLKIn
RLCLKn
0
1
X
1
No valid timing to any input clock pin
10.2.4 Clock Structures On Signal IO Pins
The signals on the input pins (TSOFIn, TSERn) can be used with any of the clock pins for setup/hold timing on
clock input and output pins. There will be a flop at each input whose clock is connected to the signal from the input
or output clock source pins with as little delay as possible from the signal on the clock IO pins. This means using
the input clock signal before the delays of the internal clock tree to clock the input signals, and using the output
clock signals used to drive the output clock pins to clock the input signals.
The signals on the output pins (TPOSn/TDATn, TNEGn, TSOFOn/TDENn, RSERn, RSOFOn/RDENn) can be with
any of the clock sources for delay timing. There will be a flop at each output whose clock is connected to the signal
from the input or output clock source pins with as little delay as possible from the signal on the clock IO pins. This
means using the input clock signal before the delays of the internal clock tree to clock the input signals, and using
the output clock signals used to drive the output clock pins to clock the input signals.
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