- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄16176 > DS3184DK (Maxim Integrated Products)KIT DEMO FOR DS3184 PDF資料下載
參數(shù)資料
| 型號： | DS3184DK |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 381/400頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEMO FOR DS3184 |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 1 |
| 主要目的： | 電信，ATM / 數(shù)據(jù)包 PHY |
| 已用 IC / 零件： | DS3184 |
| 已供物品： | 板，CD |
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DS3181/DS3182/DS3183/DS3184
81
8.3.5.3
POS-PHY Level 2 Functional Timing
Figure 8-34 shows a multidevice transmit interface in byte transfer mode multiple packet transfer to different PHY
ports. Prior to clock edge 1, the POS device started a packet transfer to PHY port '1'. On clock edge 2, PHY port '1'
deasserts its TDXA to indicate to the POS device that it cannot accept any more data transfers. On clock edge 3,
the POS device stops the packet transfer to PHY port '1', and starts a packet transfer to PHY port '2' by leaving
TEN asserted, placing PHY port '2's address on TADR, placing the first byte of packet data on TDATA, and
asserting TSOX to indicate the transfer of the first byte of the packet. On clock edge 7, PHY port '2' deasserts its
TDXA to indicate to the POS device that it cannot accept any more data transfers. On clock edge 8, the POS
device stops the packet transfer to PHY port '2', and resumes a packet transfer to PHY port '3'. On clock edge 12,
PHY port '2' indicates to the POS device that it can accept a block of packet data by asserting its TDXA. Also, the
POS device indicates it is transferring the last byte of packet data by asserting TEOP. On clock edge 13, the POS
device ends the packet transfer to PHY port '3', and starts a packet transfer to PHY port '4'. On clock edge 15, PHY
port '1' indicates to the POS device that it can accept a block of packet data. On clock edge 17, PHY port '4'
deasserts its TDXA to indicate to the POS device that it cannot accept any more data transfers. On clock edge 18,
the POS device stops the packet transfer to PHY port '4', and resumes a packet transfer to PHY port '1'.
Figure 8-34. Transmit Multiple Packet Transfer to Different PHY ports (direct status
mode)
P36
P37
P38
'1'
TEN
TSOX
TEOP
TERR
TDATA
TCLK
TDXA[1]
TADR
TDXA[2]
TDXA[3]
TDXA[4]
1
19
20
23
4
5
7
6
8
10
11
12
13
14
15
16
17
18
9
Transfer
To Port
P34
P19
P20
P49
P63
P1
P2
…
'3'
P64
'4'
…
P50
'1'
P1
P2
P41
…
P42
P35
'2'
'1'
'2'
'3'
'4'
'1'
Figure 8-35 shows a multidevice receive interface in byte transfer mode multiple packet transfer from different PHY
ports/devices. Prior to clock edge 1, a packet data transfer was initiated from PHY port '1', and PHY ports '2', '3',
and '4' indicated to the POS device that they have a block of packet data or an end of packet ready for transfer by
asserting their RDXA. On clock edge 2, the POS device indicates to PHY port '1' that it cannot accept any more
data transfers by removing its address from RADR, and indicates to PHY port '2' that it is ready to accept a block of
packet data by placing its address on RADR and leaving
REN asserted. On clock edge 3, PHY port '1' stops
transferring packet data, and PHY port '2' starts a packet transfer by leaving RVAL asserted, placing the first byte
of the packet on RDATA, and asserting RSOX to indicate that this is the first transfer of the packet. On clock edge
4, PHY port '2' deasserts RSOX as it leaves RVAL asserted and continues to place additional bytes of the packet
on RDATA. On clock edge 8, the POS device deasserts
REN to indicate to PHY port '2' that it cannot accept any
more data transfers. On clock edge 9, PHY port '2' ends the packet transfer process by deasserting RVAL and tri-
stating its RVAL, RDATA, RSOX, REOP, and RERR outputs. And, the POS device indicates to PHY port '3' that it
is ready to accept a block of packet data by placing its address on RADR and reasserting
REN. On clock edge 10,
PHY port '3' continues a packet transfer by asserting RVAL and placing the next byte of packet data on RDATA.
相關PDF資料 |
PDF描述 |
|---|---|
| GSM08DTBS | CONN EDGECARD 16POS R/A .156 SLD |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| DS3184N+ | 功能描述:網(wǎng)絡控制器與處理器 IC Quad ATM/Packet PHYs w/Built-In LIU RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| DS318PIN | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Industrial Control IC |
| DS-318PIN | 制造商:MA-COM 制造商全稱:M/A-COM Technology Solutions, Inc. 功能描述:Plug-In Two-Way Power Divider, 5 - 500 MHz |
| DS-318-PIN | 功能描述:信號調節(jié) RoHS:否 制造商:EPCOS 產品:Duplexers 頻率:782 MHz, 751 MHz 頻率范圍: 電壓額定值: 帶寬: 阻抗:50 Ohms 端接類型:SMD/SMT 封裝 / 箱體:2.5 mm x 2 mm 工作溫度范圍:- 30 C to + 85 C 封裝:Reel |
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