參數(shù)資料
型號： DSPA56721AG
廠商： 飛思卡爾半導體(中國)有限公司
英文描述： SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors
中文描述： SymphonyTM DSP56720 / DSP56721多核音頻處理器
文件頁數(shù)： 45/54頁
文件大?。?/td> 671K
代理商： DSPA56721AG
Symphony
TM
DSP56720 / DSP56721 Multi-Core Audio Processors, Rev.1
Freescale Semiconductor
45
Table 21. EMC Timing Parameters (EMC PLL Bypassed; LRCC[CLKDIV] = 4)
Parameter
Symbol
Min
Max
Unit
LCLK cycle time
T
clk
20
–
ns
Input setup to LCLK (except LGTA/LUPWAIT)
T
in_s
8
–
ns
Input hold from LCLK (except LGTA/LUPWAIT)
1
T
in_h
-1
–
ns
LGTA valid time
T
gta
22
–
ns
LUPWAIT valid time
T
upwait
22
–
ns
LALE negedge to LAD (address phase) invalid (address latch hold time)
T
ale_h
4
–
ns
LALE valid time
T
ale
14
–
ns
Output setup from LCLK (except LAD[23:0] and LALE)
T
out_s
9
–
ns
Output hold from LCLK (except LAD[23:0] and LALE)
T
out_h
8
–
ns
LAD[23:0] output setup from LCLK
T
ad_s
8
–
ns
LAD[23:0] output hold from LCLK
T
ad_h
7
–
ns
LCLK to output high impedance for LAD[23:0]
T
ad_z
–
9
ns
Notes:
1. A negative hold time means that the signal could be invalid before the LCLK rising edge.
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PDF描述
DSPB56720AG SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors
DSPB56721AF SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors
DSPB56721AG SymphonyTM DSP56720 / DSP56721 Multi-Core Audio Processors
DSP56800ERM 16-bit Digital Signal Controllers
DSP56800E Digitial Signal Controller
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