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參數(shù)資料
| 型號： | DSPIC30F5011-20I/PT |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 27/220頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSPIC MCU/DSP 66K 64TQFP |
| 產(chǎn)品培訓(xùn)模塊： | Serial Communications using dsPIC30F CAN Serial Communications using dsPIC30F I2C Serial Communications using dsPIC30F SPI Serial Communications using dsPIC30F UART dsPIC30F 12 bit ADC - Part 2 dsPIC30F Addressing Modes - Part 1 dsPIC30F Architecture - Part 1 dsPIC30F DSP Engine & ALU dsPIC30F Interrupts dsPIC30F Motor Control PWM dsPIC Timers Asynchronous Stimulus dsPIC30F Addressing Modes - Part 2 dsPIC30F Architecture - Part 2 |
| 標(biāo)準(zhǔn)包裝： | 160 |
| 系列： | dsPIC™ 30F |
| 核心處理器： | dsPIC |
| 芯體尺寸： | 16-位 |
| 速度： | 20 MIPS |
| 連通性： | CAN，I²C，SPI，UART/USART |
| 外圍設(shè)備： | AC'97，欠壓檢測/復(fù)位，I²S，LVD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 52 |
| 程序存儲器容量： | 66KB（22K x 24） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 1K x 8 |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.5 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 16x12b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TQFP |
| 包裝： | 托盤 |
| 配用： | XLT64PT5-ND - SOCKET TRAN ICE 64MQFP/TQFP AC164319-ND - MODULE SKT MPLAB PM3 64TQFP |
| 其它名稱： | DSPIC30F5011-20I/PTG DSPIC30F501120/PT-ND DSPIC30F501120IPT DSPIC30F501120IPT-ND |
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dsPIC30F5011/5013
DS70116J-page 122
2011 Microchip Technology Inc.
18.3.8
SAMPLE CLOCK EDGE
CONTROL BIT
The sample clock edge (CSCKE) control bit determines
the sampling edge for the CSCK signal. If the CSCK bit
is cleared (default), data will be sampled on the falling
edge of the CSCK signal. The AC-Link protocols and
most Multi-Channel formats require that data be sam-
pled on the falling edge of the CSCK signal. If the
CSCK bit is set, data will be sampled on the rising edge
of CSCK. The I2S protocol requires that data be
sampled on the rising edge of the CSCK signal.
18.3.9
DATA JUSTIFICATION
CONTROL BIT
In most applications, the data transfer begins one
CSCK cycle after the COFS signal is sampled active.
This is the default configuration of the DCI module. An
alternate data alignment can be selected by setting the
DJST control bit in the DCICON1 SFR. When DJST = 1,
data transfers will begin during the same CSCK cycle
when the COFS signal is sampled active.
18.3.10
TRANSMIT SLOT ENABLE BITS
The TSCON SFR has control bits that are used to
enable up to 16 time slots for transmission. These con-
trol bits are the TSE<15:0> bits. The size of each time
slot is determined by the WS<3:0> word size selection
bits and can vary up to 16 bits.
If a transmit time slot is enabled via one of the TSE bits
(TSEx = 1), the contents of the current transmit shadow
buffer location will be loaded into the CSDO Shift regis-
ter and the DCI buffer control unit is incremented to
point to the next location.
During an unused transmit time slot, the CSDO pin will
drive ‘0’s or will be tri-stated during all disabled time
slots depending on the state of the CSDOM bit in the
DCICON1 SFR.
The data frame size in bits is determined by the chosen
data word size and the number of data word elements
in the frame. If the chosen frame size has less than 16
elements, the additional slot enable bits will have no
effect.
Each transmit data word is written to the 16-bit transmit
buffer as left justified data. If the selected word size is
less than 16 bits, then the LSbs of the transmit buffer
memory will have no effect on the transmitted data. The
user should write ‘0’s to the unused LSbs of each
transmit buffer location.
18.3.11
RECEIVE SLOT ENABLE BITS
The RSCON SFR contains control bits that are used to
enable up to 16 time slots for reception. These control
bits are the RSE<15:0> bits. The size of each receive
time slot is determined by the WS<3:0> word size
selection bits and can vary from 1 to 16 bits.
If a receive time slot is enabled via one of the RSE bits
(RSEx = 1), the shift register contents will be written to
the current DCI receive shadow buffer location and the
buffer control unit will be incremented to point to the
next buffer location.
Data is not packed in the receive memory buffer loca-
tions if the selected word size is less than 16 bits. Each
received slot data word is stored in a separate 16-bit
buffer location. Data is always stored in a left justified
format in the receive memory buffer.
18.3.12
SLOT ENABLE BITS OPERATION
WITH FRAME SYNC
The TSE and RSE control bits operate in concert with
the DCI frame sync generator. In the Master mode, a
COFS signal is generated whenever the frame sync
generator is reset. In the Slave mode, the frame sync
generator is reset whenever a COFS pulse is received.
The TSE and RSE control bits allow up to 16 consecu-
tive time slots to be enabled for transmit or receive.
After the last enabled time slot has been transmitted/
received, the DCI will stop buffering data until the next
occurring COFS pulse.
18.3.13
SYNCHRONOUS DATA
TRANSFERS
The DCI buffer control unit will be incremented by one
word location whenever a given time slot has been
enabled for transmission or reception. In most cases,
data input and output transfers will be synchronized,
which means that a data sample is received for a given
channel at the same time a data sample is transmitted.
Therefore, the transmit and receive buffers will be filled
with equal amounts of data when a DCI interrupt is
generated.
In some cases, the amount of data transmitted and
received during a data frame may not be equal. As an
example, assume a two-word data frame is used. Fur-
thermore, assume that data is only received during
slot #0 but is transmitted during slot #0 and slot #1. In
this case, the buffer control unit counter would be incre-
mented twice during a data frame but only one receive
register location would be filled with data.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSPIC33FJ256MC510-I/PT | IC DSPIC MCU/DSP 256K 100TQFP |
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| PIC16LC64A-04/L | IC MCU OTP 2KX14 PWM 44PLCC |
| PIC16C73A-20/SO | IC MCU OTP 4KX14 A/D PWM 28SOIC |
| PIC16C73A-10/SP | IC MCU OTP 4KX14 A/D PWM 28DIP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DSPIC30F5011-30I/PT | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 30MHz 66KB Flash RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| DSPIC30F5011-30I/PTG | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 16 Bit MCU/DSP 64LD 20M 66KB FL RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| DSPIC30F501130IP | 功能描述:IC DSPIC MCU/DSP 66K 64TQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:dsPIC™ 30F 產(chǎn)品培訓(xùn)模塊:XLP Deep Sleep Mode 8-bit PIC® Microcontroller Portfolio 標(biāo)準(zhǔn)包裝:22 系列:PIC® XLP™ 18F 核心處理器:PIC 芯體尺寸:8-位 速度:48MHz 連通性:I²C，SPI，UART/USART，USB 外圍設(shè)備:欠壓檢測/復(fù)位，POR，PWM，WDT 輸入/輸出數(shù):14 程序存儲器容量:8KB（4K x 16） 程序存儲器類型:閃存 EEPROM 大小:256 x 8 RAM 容量:512 x 8 電壓 - 電源 (Vcc/Vdd):1.8 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 11x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:20-DIP（0.300"，7.62mm） 包裝:管件 產(chǎn)品目錄頁面:642 (CN2011-ZH PDF) 配用:DV164126-ND - KIT DEVELOPMENT USB W/PICKIT 2DM164127-ND - KIT DEVELOPMENT USB 18F14/13K50AC164112-ND - VOLTAGE LIMITER MPLAB ICD2 VPP |
| dsPIC30F5011T-20E/PT | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC 16B MCU DSP 64 LD 20MIPS 66 KB FLASH RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| DSPIC30F5011T-20E/PTG | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC DIG SIG CONTR Lead Free Package RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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