參數(shù)資料
型號： DSPIC33EP64MC504-E/TL
廠商： Microchip Technology
文件頁數(shù)： 9/412頁
文件大小： 0K
描述： IC DSC 16BIT 64KB FLASH 44-VTLA
標準包裝： 61
系列： dsPIC™ 33EP
核心處理器： dsPIC
芯體尺寸： 16-位
速度： 60 MIPs
連通性： CAN，I²C，IrDA，LIN，QEI，SPI，UART/USART
外圍設備： 欠壓檢測/復位，DMA，電機控制 PWM，POR，PWM，WDT
輸入/輸出數(shù)： 35
程序存儲器容量： 64KB（22K x 24）
程序存儲器類型： 閃存
RAM 容量： 4K x 16
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉換器： A/D 9x10b/12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 44-VFTLA 裸露焊盤
包裝： 管件
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dsPIC33EPXXXGP50X, dsPIC33EPXXXMC20X/50X, AND PIC24EPXXXGP/MC20X
DS70657E-page 106
Preliminary
2011-2012 Microchip Technology Inc.
Allocating different page registers for read and write
access allows the architecture to support data
movement between different pages in data memory.
This is accomplished by setting the DSRPAG register
value to the page from which you want to read, and
configuring the DSWPAG register to the page to which
it needs to be written. Data can also be moved from
different PSV to EDS pages, by configuring the
DSRPAG and DSWPAG registers to address PSV and
EDS space, respectively. The data can be moved
between pages by a single instruction.
When an EDS or PSV page overflow or underflow
occurs, EA<15> is cleared as a result of the register
indirect EA calculation. An overflow or underflow of the
EA in the EDS or PSV pages can occur at the page
boundaries when:
The initial address prior to modification addresses
an EDS or PSV page
The EA calculation uses pre- or post-modified
register indirect addressing. However, this does
not include register offset addressing
In general, when an overflow is detected, the DSxPAG
register is incremented, and the EA<15> bit is set to
keep the base address within the EDS or PSV window.
When an underflow is detected, the DSxPAG register is
decremented, and the EA<15> bit is set to keep the
base address within the EDS or PSV window. This
creates a linear EDS and PSV address space, but only
when using Register Indirect Addressing modes.
Exceptions to the operation described above arise
when entering and exiting the boundaries of page 0,
EDS, and PSV spaces. Table 4-61 lists the effects of
overflow and
underflow
scenarios
at
different
boundaries.
In the following cases, when overflow or underflow
occurs, the EA<15> bit is set and the DSxPAG is not
modified; therefore, the EA will wrap to the beginning of
the current page:
Register indirect with register offset addressing
Modulo Addressing
Bit-reversed addressing
TABLE 4-61:
OVERFLOW AND UNDERFLOW SCENARIOS AT PAGE 0, EDS, and PSV SPACE
BOUNDARIES
O/U,
R/W
Operation
Before
After
DSxPAG
DS
EA<15>
Page
Description
DSxPAG
DS
EA<15>
Page
Description
O,
Read
[++Wn]
or
[Wn++]
DSRPAG = 0x1FF
1
EDS: Last page
DSRPAG = 0x1FF
0
See Note 1
O,
Read
DSRPAG = 0x2FF
1
PSV: Last lsw
page
DSRPAG = 0x300
1
PSV: First MSB
page
O,
Read
DSRPAG = 0x3FF
1
PSV: Last MSB
page
DSRPAG = 0x3FF
0
See Note 1
O,
Write
DSWPAG = 0x1FF
1
EDS: Last page
DSWPAG = 0x1FF
0
See Note 1
U,
Read
[--Wn]
or
[Wn--]
DSRPAG = 0x001
1
PSV page
DSRPAG = 0x001
0
See Note 1
U,
Read
DSRPAG = 0x200
1
PSV: First lsw
page
DSRPAG = 0x200
0
See Note 1
U,
Read
DSRPAG = 0x300
1
PSV: First MSB
page
DSRPAG = 0x2FF
1
PSV: Last lsw
page
Legend: O = Overflow, U = Underflow, R = Read, W = Write
Note 1: The register indirect address now addresses a location in the base data space (0x0000-0x8000).
2: An EDS access with DSxPAG = 0x000 will generate an address error trap.
3: Only reads from PS are supported using DSRPAG. An attempt to write to PS using DSWPAG will generate
an address error trap.
4: Pseudo-linear addressing is not supported for large offsets.
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