參數(shù)資料
型號： E5551A-FP008
廠商： TEMIC SEMICONDUCTORS
元件分類： 通信及網(wǎng)絡
英文描述： SPECIALTY TELECOM CIRCUIT, PDSO8
封裝： SO-8
文件頁數(shù)： 413/1069頁
文件大?。?/td> 14303K
代理商： E5551A-FP008
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413
SAM4CP [DATASHEET]
43051E–ATPL–08/14
26.9.2 Bus Matrix Slave Configuration Registers
Name:
MATRIX_SCFGx [x=0..7]
Address:
0x400E0240 (0), 0x48010040 (1)
Access:
Read/Write
This register can only be written if the WPEN bit is cleared in the
“Write Protection Mode Register”
.
SLOT_CYCLE: Maximum Bus Grant Duration for Masters
When SLOT_CYCLE AHB clock cycles have elapsed since the last arbitration, a new arbitration takes place to let another master
access this slave. If another master is requesting the slave bus, then the current master burst is broken.
If SLOT_CYCLE = 0, the Slot Cycle Limit feature is disabled and bursts always complete unless broken according to the ULBT.
This limit has been placed in order to enforce arbitration so as to meet potential latency constraints of masters waiting for slave
access.
This limit must not be too small. Unreasonably small values break every burst and the Bus Matrix arbitrates without performing
any data transfer. The default maximum value is usually an optimal conservative choice.
In most cases, this feature is not needed and should be disabled for power saving.
See
Section 26.7.1.2 “Slot Cycle Limit Arbitration”
for details.
DEFMSTR_TYPE: Default Master Type
0: No Default Master
At the end of the current slave access, if no other master request is pending, the slave is disconnected from all masters.
This results in a one clock cycle latency for the first access of a burst transfer or for a single access.
1: Last Default Master
At the end of the current slave access, if no other master request is pending, the slave stays connected to the last master having
accessed it.
This results in not having one clock cycle latency when the last master tries to access the slave again.
2: Fixed Default Master
At the end of the current slave access, if no other master request is pending, the slave connects to the fixed master the number
that has been written in the FIXED_DEFMSTR field.
This results in not having one clock cycle latency when the fixed master tries to access the slave again.
FIXED_DEFMSTR: Fixed Default Master
This is the number of the Default Master for this slave. Only used if DEFMSTR_TYPE is 2. Specifying the number of a master
which is not connected to the selected slave is equivalent to setting DEFMSTR_TYPE to 0.
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20
FIXED_DEFMSTR
19
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17
DEFMSTR_TYPE
16
15
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14
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13
–
12
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11
–
10
–
9
–
8
SLOT_CYCLE
7
6
5
4
3
2
1
0
SLOT_CYCLE
相關PDF資料
PDF描述
E5551A-FP008 SPECIALTY TELECOM CIRCUIT, PDSO8
E5551A-DOW SPECIALTY TELECOM CIRCUIT, UUC7
E5551A-DIT SPECIALTY TELECOM CIRCUIT, UUC7
E5551A-S8 SPECIALTY TELECOM CIRCUIT, PDSO8
EF4442CMG/B(Z63) SPECIALTY TELECOM CIRCUIT, CDIP28
相關代理商/技術參數(shù)
參數(shù)描述
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E5561 制造商:未知廠家 制造商全稱:未知廠家 功能描述:e5561 Advance Information [Updated 4/03. 26 Pages] Read/Write transponder IC for contactless RF identification for highly sophisticated security applications.
E5561_06 制造商:ATMEL 制造商全稱:ATMEL Corporation 功能描述:Standard Read/Write Crypto Identification IC
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