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參數(shù)資料
| 型號(hào)： | EDE2508ABSE-5C-E |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 256M bits DDR2 SDRAM |
| 中文描述： | 32M X 8 DDR DRAM, 0.5 ns, PBGA60 |
| 封裝： | ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 12/66頁 |
| 文件大小： | 708K |
| 代理商： | EDE2508ABSE-5C-E |
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EDE2508ABSE, EDE2516ABSE
Preliminary Data Sheet E0573E30 (Ver. 3.0)
12
AC Characteristics (TC = 0
°
C to
+
85
°
C, VDD, VDDQ = 1.8V
±
0.1V, VSS, VSSQ = 0V)
-6C, -6E
-5C
Frequency (Mbps)
667
533
Parameter
Symbol
min.
4(-6C)
5(-6E)
12(-6C)
15(-6E)
12(-6C)
15(-6E)
57(-6C)
60(-6E)
450
400
max.
min.
max.
Unit
Notes
/CAS latency
CL
5
4
4
tCK
Active to read or write command delay tRCD
15
ns
Precharge command period
tRP
15
ns
Active to active/auto refresh command
time
DQ output access time from CK, /CK
tRC
60
ns
tAC
+
450
+
400
500
450
+
500
+
450
ps
DQS output access time from CK, /CK tDQSCK
ps
CK high-level width
tCH
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
min.
(tCL, tCH)
3000
0.55
0.45
min.
(tCL, tCH)
3750
0.55
tCK
CK half period
tHP
ps
Clock cycle time
tCK
8000
8000
ps
DQ and DM input hold time
tDH
175
225
ps
5
DQ and DM input setup time
Control and Address input pulse width
for each input
DQ and DM input pulse width for each
input
Data-out high-impedance time from
CK,/CK
Data-out low-impedance time from
CK,/CK
DQS-DQ skew for DQS and associated
DQ signals
DQ hold skew factor
tDS
100
100
ps
4
tIPW
0.6
0.6
tCK
tDIPW
0.35
0.35
tCK
tHZ
tAC max.
tAC max.
ps
tLZ
tAC min.
tAC max.
tAC min.
tAC max.
ps
tDQSQ
240
300
ps
tQHS
340
400
ps
DQ/DQS output hold time from DQS
Write command to first DQS latching
transition
DQS input high pulse width
tQH
tHP – tQHS
tHP – tQHS
ps
tDQSS
WL
0.25
WL
+
0.25
WL
0.25
WL
+
0.25
tCK
tDQSH
0.35
0.35
tCK
DQS input low pulse width
tDQSL
0.35
0.35
tCK
DQS falling edge to CK setup time
tDSS
0.2
0.2
tCK
DQS falling edge hold time from CK
tDSH
0.2
0.2
tCK
Mode register set command cycle time tMRD
2
2
tCK
Write postamble
tWPST
0.4
0.6
0.4
0.6
tCK
Write preamble
tWPRE
0.35
0.35
tCK
Address and control input hold time
tIH
275
375
ps
5
Address and control input setup time
tIS
200
250
ps
4
Read preamble
tRPRE
0.9
1.1
0.9
1.1
tCK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EDE2516ABSE-5C-E | 256M bits DDR2 SDRAM |
| EDE2508ABSE-6C-E | 256M bits DDR2 SDRAM |
| EDE2516ABSE-6C-E | 256M bits DDR2 SDRAM |
| EDE2508ABSE-6E-E | 256M bits DDR2 SDRAM |
| EDE2516ABSE-6E-E | 256M bits DDR2 SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EDE2508ABSE-6C-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:256M bits DDR2 SDRAM |
| EDE2508ABSE-6E-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:256M bits DDR2 SDRAM |
| EDE2508ABSE-GE | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:256M bits DDR2 SDRAM for HYPER DIMM |
| EDE2508ABSE-GE-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:256M bits DDR2 SDRAM for HYPER DIMM |
| EDE2508ACSE | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:256M bits DDR2 SDRAM |
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