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參數(shù)資料
| 型號(hào)： | ELANSC300-33VI |
| 廠商： | Advanced Micro Devices, Inc. |
| 元件分類： | 32位微控制器 |
| 英文描述： | Highly Integrated, Low-Power, 32-Bit Microcontroller |
| 中文描述： | 高度集成，低功耗，32位微控制器 |
| 文件頁數(shù)： | 106/139頁 |
| 文件大?。?/td> | 1388K |
| 代理商： | ELANSC300-33VI |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁當(dāng)前第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁
106
élanSC300 Microcontroller Data Sheet
P R E L I M I N A R Y
Notes:
For more information about DRAM first cycle write wait states, see the DRAM First Cycle Wait State Select Logic table in Chapter
5 of the
élan
TM
SC300 Microcontroller Programmer’s Reference Manual
, order #18470.
Notes:
For more information about DRAM bank miss wait states, see the DRAM Bank Miss Wait State Select Logic table in Chapter 5
of the
élan
TM
SC300 Microcontroller Programmer’s Reference Manual
, order #18470.
Table 55.
DRAM First Cycle Write Access (See Figure 39)
Symbol
Parameter Description
Wait State
Min
Max
Unit
t5c
t27d
t30
t31
t32
t33
t34
t38
t39
t40
t41d
D15–D0 setup to CAS Low (write)
MWE setup to CAS Low (first cycle)
MA valid setup to RAS Low
MA hold from RAS Low
MA setup to CAS Low
RAS hold from CAS Low
RAS precharge from CAS High
MA hold from CAS active
RAS to CAS delay
RAS pulse width
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
1
2
3
N/A
1
2
3
N/A
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
20
0
10
0
20
10
15
20
70
15
45
75
15
45
75
105
15
10,000
CAS pulse width (first cycle, write)
ns
ns
ns
ns
ns
ns
t43
t44d
MWE hold from CAS Low
CAS hold from RAS Low (first cycle, write)
t49
D15–D0 hold from CAS Low (write)
Table 56.
DRAM Bank/Page Miss Write Cycles (See Figure 39)
Symbol
Parameter Description
Wait State
Min
Max
Unit
t5c
t27c
D15–D0 setup to CAS Low (write)
N/A
3
4
5
N/A
N/A
N/A
3
4
5
N/A
N/A
3
4
5
3
4
5
N/A
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
MWE to CAS Low
65
65
80
60
20
10
38
38
53
30
70
30
60
75
60
90
105
15
t29b
t33
t34
t36
CAS precharge (page miss write)
RAS hold from CAS Low
RAS precharge from CAS High
RAS precharge
t39
t40
t41c
RAS to CAS delay
RAS pulse width
10,000
CAS pulse width (page miss write)
t44c
CAS hold from RAS Low (page miss write)
t49
D15–D0 hold from CAS Low (write)
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