參數(shù)資料
型號(hào)： EP1K30FC256-2
廠商： Altera
文件頁(yè)數(shù)： 50/86頁(yè)
文件大小： 0K
描述： IC ACEX 1K FPGA 30K 256-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 90
系列： ACEX-1K®
LAB/CLB數(shù)： 216
邏輯元件/單元數(shù)： 1728
RAM 位總計(jì)： 24576
輸入/輸出數(shù)： 171
門(mén)數(shù)： 119000
電源電壓： 2.375 V ~ 2.625 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FBGA（17x17）
產(chǎn)品目錄頁(yè)面： 602 (CN2011-ZH PDF)
其它名稱(chēng)： 544-1831
EP1K30FC256-2-ND
54
Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Figure 30. EAB Synchronous Timing Waveforms
Tables 22 through 26 describe the ACEX 1K device internal timing
parameters.
WE
CLK
EAB Synchronous Read
a0
d2
tEABDATASU
tEABRCREG
tEABDATACO
a1
a2
a3
d1
tEABDATAH
a0
WE
CLK
dout0
din1
din2
din3
din2
tEABWESU
tEABWCREG
tEABWEH
tEABDATACO
a1
a2
a3
a2
din3
din2
din1
tEABDATAH
tEABDATASU
EAB Synchronous Write (EAB Output Registers Used)
dout1
Address
Data-Out
Address
Data-Out
Data-In
Table 22. LE Timing Microparameters (Part 1 of 2)
Symbol
Parameter
Conditions
tLUT
LUT delay for data-in
tCLUT
LUT delay for carry-in
tRLUT
LUT delay for LE register feedback
tPACKED
Data-in to packed register delay
tEN
LE register enable delay
tCICO
Carry-in to carry-out delay
tCGEN
Data-in to carry-out delay
tCGENR
LE register feedback to carry-out delay
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PDF描述
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參數(shù)描述
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