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參數(shù)資料
型號： EP1S10F484C6N
廠商： Altera
文件頁數(shù)： 299/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 10K LE 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1057
邏輯元件/單元數(shù)： 10570
RAM 位總計(jì)： 920448
輸入/輸出數(shù)： 335
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
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Section II–2
Altera Corporation
Memory
Stratix Device Handbook, Volume 2
3
June 2006, v3.3
● Changed the name of the chapter from External Memory
Interfaces to External Memory Interfaces in Stratix &
Stratix GX Devices to reflect its shared status between
those device handbooks.
● Added cross reference regarding frequency limits for 72
and 90° phase shift for DQS.
July 2005, v3.2
● Updated mathematical symbols in Table 3–3.
September
2004, v3.1
● Moved Figure 8 to become Figure 1, “Example of Where
● Updated Table 3–1 on page 3–10, updated Note 4. Note
4, 5, and 6, are now Note 5, 6, and 7, respectively.
● Updated Note on page 3–14.
follow the Introduction section.
● Moved “Conclusion” on page 3–27 to end of chapter.
April 2004, v3.0
● Table 3–1: DDR SDRAM - side banks row added, ZBT
SRAM row updated.
● Added Tables 3–2 and 3–4.
● DQSn pins removed (page 3-5)
● Deleted “QDR SRAM Interfacing” figure.
● Replaced “tZX & tXZ Timing Diagram.”
November 2003,
v2.1
● Removed support for series and parallel on-chip
termination.
July 2003, v2.0
● altddio_bidir function is used for DQS in versions before
Quartus II 3.0. (page 3-2)
● Updated naming convention for DQS pins on page 3-9 to
match pin tables.
● Clarified input clock to PLL must come from an external
input pin on page 3-12.
Chapter
Date/Version
Changes Made
Comments
相關(guān)PDF資料
PDF描述
EEM10DRYN CONN EDGECARD 20POS DIP .156 SLD
ECC06DRTH CONN EDGECARD 12POS DIP .100 SLD
VI-B5R-CV-F4 CONVERTER MOD DC/DC 7.5V 150W
VI-BNX-CY-S CONVERTER MOD DC/DC 5.2V 50W
RAC05-15SA-E-ST CONV AC/DC 90-264VAC 15V 333MA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S10F484C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F672C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 345 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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