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參數(shù)資料
型號： EP1S10F484C6N
廠商： Altera
文件頁數(shù)： 68/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 10K LE 484-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標準包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1057
邏輯元件/單元數(shù)： 10570
RAM 位總計： 920448
輸入/輸出數(shù)： 335
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應商設(shè)備封裝： 484-FBGA（23x23）
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Section I–6
Altera Corporation
Stratix Device Family Data Sheet
Stratix Device Handbook, Volume 1
4
● Updated Note 3 in Table 4–123 on page 4–85.
● Table 4–125 on page 4–88: moved to correct order in chapter, and
updated table.
April 2004, v3.0
● Table 4–129 on page 4–96: updated table and added Note 10.
● Added Note 10 to Table 4–129 on page 4–96.
● Moved Table 4–127 on page 4–94 to correct order in the chapter.
● Deleted tXZ and tZX from Figure 4–4.
● Waveform was added to Figure 4–6.
● The minimum and maximum duty cycle values in Note 3 of Table 4–8
were moved to a new Table 4–9.
● Changes were made to values in SSTL-3 Class I and II rows in
● Note 1 was added to Table 4–34.
● Added tSU_R and tSU_C rows in Table 4–38.
● Changed Table 4–55 title from “EP1S10 Column Pin Fast Regional
Clock External I/O Timing Parameters” to “EP1S10 External I/O
Timing on Column Pins Using Fast Regional Clock Networks.”
● Changed values in Tables 4–46, 4–48 to 4–51, 4–128, and 4–131.
● Added tARESET row in Tables 4–127 to 4–132.
● Deleted -5 Speed Grade column in Tables 4–117 to 4–119 and 4–122
● Fixed differential waveform in Figure 4–1.
● Added tSU and tCO_C rows and made changes to values in tPRE and
tCLKHL rows in Table 4–46.
● Values changed in the tSU and tH rows in Table 4–47.
● Values changed in the tM4KCLKHL row in Table 4–49.
● Values changed in the tMRAMCLKHL row in Table 4–50.
● The timing information is preliminary in Tables 4–55 through 4–96.
● Table 4–111 was separated into 3 tables: Tables 4–111 to 4–113.
November 2003, v2.2
● Updated Tables 4–127 through 4–129.
Chapter
Date/Version
Changes Made
相關(guān)PDF資料
PDF描述
EEM10DRYN CONN EDGECARD 20POS DIP .156 SLD
ECC06DRTH CONN EDGECARD 12POS DIP .100 SLD
VI-B5R-CV-F4 CONVERTER MOD DC/DC 7.5V 150W
VI-BNX-CY-S CONVERTER MOD DC/DC 5.2V 50W
RAC05-15SA-E-ST CONV AC/DC 90-264VAC 15V 333MA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S10F484C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F672C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 345 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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