Stratix
參數資料
型號： EP1S20F672C6
廠商： Altera
文件頁數： 237/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 20K LE 672-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix®
LAB/CLB數： 1846
邏輯元件/單元數： 18460
RAM 位總計： 1669248
輸入/輸出數： 426
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應商設備封裝： 672-BGA（27x27）
其它名稱： 544-1853
EP1S20F672C6-ND
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Altera Corporation
1–1
July 2005
1. General-Purpose PLLs in
Stratix & Stratix GX Devices
Introduction
Stratix and Stratix GX devices have highly versatile phase-locked loops
(PLLs) that provide robust clock management and synthesis for on-chip
clock management, external system clock management, and high-speed
I/O interfaces. There are two types of PLLs in each Stratix and Stratix GX
device: enhanced PLLs and fast PLLs. Each device has up to four
enhanced PLLs, which are feature-rich, general-purpose PLLs supporting
advanced capabilities such as external feedback, clock switchover, phase
and delay control, PLL reconfiguration, spread spectrum clocking, and
programmable bandwidth. There are also up to eight fast PLLs per
device, which offer general-purpose clock management with
multiplication and phase shifting as well as high-speed outputs to
manage the high-speed differential I/O interfaces.
The Altera Quartus II software enables the PLLs and their features
without requiring any external devices.
Tables 1–1 and 1–2 show PLL availability for Stratix and Stratix GX
devices, respectively.
Table 1–1. Stratix Device PLL Availability
Device
Fast PLLs
Enhanced PLLs
123
4
7
8
9
10
11(2)
12(2)
EP1S10
vvv
v
EP1S20
vvv
v
EP1S25
vvv
v
EP1S30
vvv
v v (3)
v (3)
vv
EP1S40
vvv
v v (3)
v (3)
vv
EP1S60
vvv
v
EP1S80
vvv
v
Notes to Table 1–1:
(1)
PLLs 5 and 6 each have eight single-ended outputs or four differential outputs.
(2)
PLLs 11 and 12 each have one single-ended output.
(3)
EP1S30 and EP1S40 devices do not support these PLLs in the 780-pin FineLine BGA package.
S52001-3.2
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