參數(shù)資料
型號(hào)： EP1S20F672C6
廠商： Altera
文件頁(yè)數(shù)： 274/864頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX FPGA 20K LE 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1846
邏輯元件/單元數(shù)： 18460
RAM 位總計(jì)： 1669248
輸入/輸出數(shù)： 426
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
其它名稱(chēng)： 544-1853
EP1S20F672C6-ND
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Altera Corporation
1–35
July 2005
Stratix Device Handbook, Volume 2
General-Purpose PLLs in Stratix & Stratix GX Devices
Phase Shifting
Stratix and Stratix GX device fast PLLs have advanced clock shift ability
to provide programmable phase shift. These parameters are set in the
Quartus II software.
The Quartus II software automatically sets the phase taps and counter
settings according to the phase shift entry. Enter a desired phase shift and
the Quartus II software automatically sets the closest setting achievable.
This type of phase shift is not reconfigurable during system operation.
You can enter a phase shift (in degrees or time units) for each PLL clock
output port or for all outputs together in one shift. You can perform phase
shifting in time units with a resolution range of 125 to 416.66 ps to create
a function of frequency input and the multiplication and division factors
(that is, it is a function of the VCO period), with the finest step being equal
to an eighth (
× 0.125) of the VCO period. Each clock output counter can
choose a different phase of the VCO period from up to eight taps for
individual fine-step selection. Also, each clock output counter can use a
unique initial count setting to achieve individual coarse shift selection in
steps of one VCO period. The combination of coarse and grain shifts
allows phase shifting for the entire input clock period.
Differential SSTL
3.3-V GTL
3.3-V GTL+
v
1.5-V HSTL Class I
v
1.5-V HSTL Class II
1.8-V HSTL Class I
v
1.8-V HSTL Class II
SSTL-18 Class I
v
SSTL-18 Class II
SSTL-2 Class I
v
SSTL-2 Class II
v
SSTL-3 Class I
v
SSTL-3 Class II
v
AGP (1
× and 2×)
CTT
v
Table 1–12. Fast PLL Port I/O Standards (Part 2 of 2)
I/O Standard
Input
INCLK
PLLENABLE
相關(guān)PDF資料
PDF描述
EP2AGX45DF25I5 IC ARRIA II GX FPGA 45K 572FBGA
EP2AGX45DF25C4 IC ARRIA II GX FPGA 45K 572FBGA
RSC49DRAS-S734 CONN EDGECARD 98POS .100 R/A PCB
EP2AGX65DF29C6N IC ARRIA II GX FPGA 65K 780FBGA
RMC49DRAS-S734 CONN EDGECARD 98POS .100 R/A PCB
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S20F672C6N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F672C7 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F672C7N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F672I7 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S20F672I7N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I 1846 LABs 426 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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