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參數(shù)資料
| 型號： | EP1S25F672C8 |
| 廠商： | Altera |
| 文件頁數(shù)： | 375/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 25K LE 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 2566 |
| 邏輯元件/單元數(shù)： | 25660 |
| RAM 位總計： | 1944576 |
| 輸入/輸出數(shù)： | 473 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1119 |
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4–8
Altera Corporation
Stratix Device Handbook, Volume 2
June 2006
Stratix & Stratix GX I/O Standards
3.3-V 2× AGP - Intel Corporation Accelerated Graphics Port
Interface Specification 2.0
The 2
× AGP I/O standard is a voltage-referenced, single-ended standard
used for 3.3-V graphics applications. The 2
× AGP input standard
specifies an input voltage range of – 0.5V
≤VI ≤VCCIO + 0.5V. The 2× AGP
standard does not require board terminations. Stratix and Stratix GX
devices support both input and output levels.
GTL - EIA/JEDEC Standard EIA/JESD8-3
The GTL I/O standard is a low-level, high-speed back plane standard
used for a wide range of applications from ASICs and processors to
interface logic devices. The GTL standard defines the DC interface
parameters for digital circuits operating from power supplies of 2.5, 3.3,
and 5.0 V. The GTL standard is an open-drain standard, and Stratix and
Stratix GX devices support a 2.5- or 3.3-V VCCIO to meet this standard.
GTL requires a 0.8-V VREF and open-drain outputs with a 1.2-V VTT (see
Figure 4–4). Stratix and Stratix GX devices support both input and output
levels.
Figure 4–4. GTL Termination
GTL+
The GTL+ I/O standard is used for high-speed back plane drivers and
Pentium processor interfaces. The GTL+ standard defines the DC
interface parameters for digital circuits operating from power supplies of
2.5, 3.3, and 5.0 V. The GTL+ standard is an open-drain standard, and
Stratix and Stratix GX devices support a 2.5- or 3.3-V VCCIO to meet this
standard. GTL+ requires a 1.0-V VREF and open-drain outputs with a
input and output levels.
Output Buffer
Input Buffer
VTT = 1.2 V
50
Ω
Z = 50
Ω
VREF = 0.8 V
VTT = 1.2 V
50
Ω
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