參數資料
型號： EP1S25F672C8
廠商： Altera
文件頁數： 70/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 25K LE 672-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix®
LAB/CLB數： 2566
邏輯元件/單元數： 25660
RAM 位總計： 1944576
輸入/輸出數： 473
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應商設備封裝： 672-BGA（27x27）
其它名稱： 544-1119
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Altera Corporation
2–137
July 2005
Stratix Device Handbook, Volume 1
Stratix Architecture
■
RapidIO
■
HyperTransport
Dedicated Circuitry
Stratix devices support source-synchronous interfacing with LVDS,
LVPECL, 3.3-V PCML, or HyperTransport signaling at up to 840 Mbps.
Stratix devices can transmit or receive serial channels along with a
low-speed or high-speed clock. The receiving device PLL multiplies the
clock by a integer factor W (W = 1 through 32). For example, a
HyperTransport application where the data rate is 800 Mbps and the
clock rate is 400 MHz would require that W be set to 2. The SERDES factor
J determines the parallel data width to deserialize from receivers or to
serialize for transmitters. The SERDES factor J can be set to 4, 7, 8, or 10
and does not have to equal the PLL clock-multiplication W value. For a J
factor of 1, the Stratix device bypasses the SERDES block. For a J factor of
2, the Stratix device bypasses the SERDES block, and the DDR input and
output registers are used in the IOE. See Figure 2–73.
Figure 2–73. High-Speed Differential I/O Receiver / Transmitter Interface Example
An external pin or global or regional clock can drive the fast PLLs, which
can output up to three clocks: two multiplied high-speed differential I/O
clocks to drive the SERDES block and/or external pin, and a low-speed
clock to drive the logic array.
+
–
8
Data
Fast
PLL
105 MHz
8
×
840 Mbps
Dedicated
Receiver
Interface
Dedicated
Transmitter
Interface
R4, R8, and R24
Interconnect
Local
Interconnect
8
+
–
8
×
840 Mbps
tx_load_en
rx_load_en
Regional or
global clock
8
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PDF描述
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EP1S25F672I7N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 2566 LABs 473 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780C5 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S25F780C5N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 2566 LABs 597 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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