參數資料
| 型號： | EP1S40B956C5 |
| 廠商： | Altera |
| 文件頁數： | 352/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 40K LE 956-BGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 7 |
| 系列： | Stratix® |
| LAB/CLB數： | 4125 |
| 邏輯元件/單元數： | 41250 |
| RAM 位總計： | 3423744 |
| 輸入/輸出數： | 683 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 956-BGA |
| 供應商設備封裝： | 956-BGA覆晶式（40x40） |
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Altera Corporation
3–19
June 2006
Stratix Device Handbook, Volume 2
External Memory Interfaces in Stratix & Stratix GX Devices
Figure 3–9. Simplified Diagram of the DQS Phase-Shift Circuitry
The input reference clock goes into the DLL to a chain of delay elements.
The phase comparator compares the signal coming out of the end of the
delay element chain to the input reference clock. The phase comparator
then issues the upndn signal to the up/down counter. This signal
increments or decrements a six-bit delay setting (control signals to DQS
pins) that increases or decreases the delay through the delay element
chain to bring the input reference clock and the signals coming out of the
delay element chain in phase.
The shifted DQS signal then goes to the DQS bus to clock the IOE input
registers of the DQ pins. It cannot go into the logic array for other
purposes.
For external memory interfaces that use a bidirectional read strobe like
DDR SDRAM, the DQS signal is low before going to or coming from a
high-impedance state (see Figure 3–1 on page 3–3). The state where DQS
is low just after a high-impedance state is called the preamble and the
state where DQS is low just before it returns to high-impedance state is
called the postamble. There are preamble and postamble specifications
for both read and write operations in DDR SDRAM. To ensure data is not
lost when there is noise on the DQS line at the end of a read postamble
time, you need to add soft postamble circuitry to disable the clocks at the
DQ IOE registers.
f
For more information, the DQS Postamble soft logic is described in
AN 342: Interfacing DDR SDRAM with Stratix & Stratix GX Devices. The
Altera DDR SDRAM controller MegaCore generates this logic as
open-source code.
Phase
Comparator
Up/Down
Counter
Delay Chains
Input
Reference
Clock
Control Signals
to DQS Pins
6
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