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參數(shù)資料
型號： EP1S40B956C5
廠商： Altera
文件頁數(shù)： 365/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 40K LE 956-BGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix®
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計： 3423744
輸入/輸出數(shù)： 683
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 956-BGA
供應(yīng)商設(shè)備封裝： 956-BGA覆晶式（40x40）
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Altera Corporation
Section III–3
I/O Standards
5
July 2005, v3.2
September 2004,
v3.1
● Updated Note 3 in Table 5–10 on page 5–54.
● Updated description of “RD Differential Termination” on
● Updated Note 5 in Table 5–14 on page 5–58.
● Updated Notes 2, 5, and 7 in Table 5–11 on page 5–56
● Added new text about spanning two I/O banks on
April 2004, v3.0
● Updated notes for Figure 5–17.
● Updated Table 5–7, 5–8, and 5–10.
● “Data Alignment with Clock” section, last sentence: change
made from 90 degrees to 180 degrees.
November 2003,
v2.2
● Removed support for series and parallel on-chip
termination.
● Updated the number of channels per PLL in Tables 5-10
through 5-14.
October 2003,
v2.1
● Added -8 speed grade device information, including Tables
5-7 and 5-8.
July 2003, v2.0
● Format changes throughout Chapter.
● Relaxed restriction of input pins next to differential pins for
flip chip packages in Figure 5-1, Note 5.
● Wire bond package performance specification for “high”
speed channels was increased to 624 Mbps from 462 Mbps
throughout Chapter.
● Updated high-speed I/O specification for J=2 in Tables 5-7
and 5-8.
● Updated Tables 5-10 to 5-14 to reflect PLL cross-bank
support for high-speed differential channels at full speed.
● Increased maximum output clock frequency to 462 to 500
MHz on page 5-66.
Chapter
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相關(guān)PDF資料
PDF描述
EP1S40B956I6 IC STRATIX FPGA 40K LE 956-BGA
EP1S40F1508C5 IC STRATIX FPGA 40K LE 1508-FBGA
A54SX32-1CQ208 IC FPGA SX 48K GATES 208-CQFP
93C56B-I/MS IC EEPROM 2KBIT 2MHZ 8MSOP
93AA56B-I/MS IC EEPROM 2KBIT 2MHZ 8MSOP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S40B956C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40B956C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40B956C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40B956I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40F1020C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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