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參數(shù)資料
| 型號(hào)： | EP1SGX10CF672C7N |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 498/1456頁(yè) |
| 文件大小： | 0K |
| 描述： | IC STRATIX GX FPGA 10KLE 672FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® GX |
| LAB/CLB數(shù)： | 1057 |
| 邏輯元件/單元數(shù)： | 10570 |
| RAM 位總計(jì)： | 920448 |
| 輸入/輸出數(shù)： | 362 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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4–84
Altera Corporation
Stratix GX Device Handbook, Volume 3
February 2005
Miscellaneous
Figure 4–81. AC Coupling
Stratix GX devices have DC biasing on the high-speed transceivers inputs
and reference clock inputs (REFCLKB[17..13]n and
REFCLKB[17..13]p
) designed for the 1.5-V PCML standard, so AC
coupling is not required. This saves components and board space. If you
are using other I/O standards such as LVPECL or LVDS, then you need
to AC-couple them, because their common mode voltage is different from
the 1.5-V PCML common mode voltage. External biasing networks are
not needed, because the common mode is generated internally in the
device. Altera used external biasing network on the Stratix GX
development board for evaluation purpose only.
Unused Pin Connections
The unused I/O pins should be driven to ground. The unused clock
inputs should be grounded as well, but they can be left floating. Similarly,
the VCC/GND pins for unused PLLs should be tied to their respective
supplies and grounds. Refer to the pin tables of the particular devices for
more details.
Power Trace Thickness
Receiver
Transmitter
R1
140
R2
78.7
R1
140
R2
78.7
VCC = 3.3V
C1
0.01 uF
C2
0.01 uF
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