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參數資料
| 型號： | EP1SGX25DF1020I6ES |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, PBGA1020 |
| 封裝： | 33 X 33 MM, 1 MM PITCH, FBGA-1020 |
| 文件頁數： | 75/279頁 |
| 文件大小： | 3671K |
| 代理商： | EP1SGX25DF1020I6ES |
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4–100
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
I/O Structure
Stratix GX devices have an I/O interconnect similar to the R4 and C4
interconnect to drive high-fanout signals to and from the I/O blocks.
There are 16 signals that drive into the I/O blocks composed of four
output enables
io_boe[3..0], four clock enables io_bce[3..0], four
clocks
io_bclk[3..0], and four clear signals io_bclr[3..0]. The
pin’s
datain signals can drive the IO interconnect, which in turn drives
the logic array or other I/O blocks. In addition, the control and data
signals can be driven from the logic array, providing a slower but more
flexible routing resource. The row or column IOE clocks,
io_clk[7..0],
provide a dedicated routing resource for low-skew, high-speed clocks.
I/O clocks are generated from regional, global, or fast regional clocks (see
“PLLs & Clock Networks” on page 4–68). Figure 4–61 illustrates the
signal paths through the I/O block.
Figure 4–61. Signal Path Through the I/O Block
Each IOE contains its own control signal selection for the following
control signals:
oe, ce_in, ce_out, aclr/preset, sclr/preset,
clk_in, and clk_out. Figure 4–62 illustrates the control signal
selection.
Row or Column
io_clk[7..0]
io_boe[3..0]
io_bce[3..0]
io_bclk[3..0]
io_bclr[3..0]
io_datain0
io_datain1
io_dataout0
io_dataout1
io_coe
oe
ce_in
ce_out
io_cce_in
aclr/preset
io_cce_out
sclr
io_cclr
clk_in
io_cclk
clk_out
Control
Signal
Selection
IOE
From I/O
Interconnect
To Logic
Array
From Logic
Array
To Other
IOEs
相關PDF資料 |
PDF描述 |
|---|---|
| EP1SGX25DF1020I6N | FPGA, PBGA1020 |
| EP1SGX25DF1020I7ES | FPGA, PBGA1020 |
| EP1SGX25DF1020I7N | FPGA, PBGA1020 |
| EP1SGX25DF672C5ES | FPGA, PBGA672 |
| EP1SGX25DF672C6ES | FPGA, PBGA672 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP1SGX25DF672C5 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25DF672C5N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25DF672C6 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25DF672C6N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25DF672C6NGA | 制造商:Altera Corporation 功能描述: |
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