參數(shù)資料
型號(hào)： EP1SGX25DF1020I6ES
廠(chǎng)商： ALTERA CORP
元件分類(lèi)： FPGA
英文描述： FPGA, PBGA1020
封裝： 33 X 33 MM, 1 MM PITCH, FBGA-1020
文件頁(yè)數(shù)： 95/279頁(yè)
文件大?。?/td> 3671K
代理商： EP1SGX25DF1020I6ES
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4–118
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
I/O Structure
Each I/O bank has its own
VCCIO pins. A single device can support 1.5-,
1.8-, 2.5-, and 3.3-V interfaces; each bank can support a different standard
independently. Each bank also has dedicated
VREF pins to support any
one of the voltage-referenced standards (such as SSTL-3) independently.
Each I/O bank can support multiple standards with the same VCCIO for
input and output pins. Each bank can support one voltage-referenced
I/O standard. For example, when VCCIO is 3.3 V, a bank can support
LVTTL, LVCMOS, 3.3-V PCI, and SSTL-3 for inputs and outputs.
Differential On-Chip Termination
Stratix GX devices provide differential on-chip termination (LVDS I/O
standard) to reduce reflections and maintain signal integrity. Differential
on-chip termination simplifies board design by minimizing the number
of external termination resistors required. Termination can be placed
inside the package, eliminating small stubs that can still lead to
reflections. The internal termination is designed using transistors in the
linear region of operation.
Stratix GX devices support internal differential termination with a
nominal resistance value of 137.5 Ω for LVDS input receiver buffers.
LVPECL signals require an external termination resistor. Figure 4–70
shows the device with differential termination.
SSTL-3 class II
vvv
AGP (1× and 2×)
vv
CTT
vvv
Table 4–28. I/O Support by Bank (Part 2 of 2)
I/O Standard
Top & Bottom Banks
(3, 4, 7 & 8)
Left Banks
(1 & 2)
Enhanced PLL External
Clock Output Banks
(9, 10, 11 & 12)
相關(guān)PDF資料
PDF描述
EP1SGX25DF1020I6N FPGA, PBGA1020
EP1SGX25DF1020I7ES FPGA, PBGA1020
EP1SGX25DF1020I7N FPGA, PBGA1020
EP1SGX25DF672C5ES FPGA, PBGA672
EP1SGX25DF672C6ES FPGA, PBGA672
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1SGX25DF672C5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6NGA 制造商:Altera Corporation 功能描述:
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