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13–14
Altera Corporation
Stratix GX Device Handbook, Volume 2
July 2005
Enhanced PLLs
Stratix and Stratix GX devices can drive any enhanced PLL driven
through the global clock or regional clock network to any general I/O pin
as an external output clock. The jitter on the output clock is not
guaranteed for these cases.
Clock Feedback
The following three feedback modes in Stratix and Stratix GX device
enhanced PLLs allow multiplication and/or phase shifting:
■
Zero delay buffer: The external clock output pin is phase-aligned
with the clock input pin for zero delay. Altera recommends using the
same I/O standard on the input clock and the output clocks for
optimum performance.
■
External feedback: The external feedback input pin, FBIN, is phase-
aligned with the clock input, CLK, pin. Aligning these clocks allows
you to remove clock delay and skew between devices. This mode is
only possible for PLLs 5 and 6. PLLs 5 and 6 each support feedback
for one of the dedicated external outputs, either one single-ended or
one differential pair. In this mode, one encounter feeds back to the
PLL FBIN input, becoming part of the feedback loop.
■
Normal mode: If an internal clock is used in this mode, it is phase-
aligned to the input clock pin. The external clock output pin has a
phase delay relative to the clock input pin if connected in this mode.
■
No compensation: In this mode, the PLL does not compensate for
any clock networks or external clock outputs.
Table 13–7 shows which modes are supported by which PLL type.
Phase Shifting
Stratix and Stratix GX device enhanced PLLs provide advanced
programmable phase shifting. You set these parameters in the Quartus II
software.
Table 13–7. Clock Feedback Mode Availability
Clock Feedback Mode
Mode Available in
Enhanced PLLs
Fast PLLs
No compensation mode
Yes
Normal Mode
Yes
Zero delay buffer mode
Yes
No
External feedback mode
Yes
No
相關PDF資料 |
PDF描述 |
|---|---|
| GCB100DHBD | CONN EDGECARD 200PS R/A .050 SLD |
| EP1SGX25DF672C5 | IC STRATIX GX FPGA 25K 672-FBGA |
| EP4SGX70HF35I3N | IC STRATIX IV FPGA 70K 1152FBGA |
| AMM25DTKI-S288 | CONN EDGECARD 50POS .156 EXTEND |
| EP4SGX70HF35C2N | IC STRATIX IV FPGA 70K 1152FBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP1SGX25DF672I6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25F | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:StratixGX FPGA Family |
| EP1SGX25FF1020C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25FF1020C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25FF1020C6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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