參數(shù)資料
型號： EP1SGX25FF672C6ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA672
封裝： 27 X 27 MM, 1 MM PITCH, FBGA-672
文件頁數(shù)： 254/279頁
文件大?。?/td> 3671K
代理商： EP1SGX25FF672C6ES
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4–10
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
Logic Elements
Figure 4–7. Carry Select Chain
Clear & Preset Logic Control
LAB-wide signals control the logic for the register’s clear and preset
signals. The LE directly supports an asynchronous clear and preset
function. The register preset is achieved through the asynchronous load
of a logic high. The direct asynchronous preset does not require a
NOT-gate push-back technique. Stratix GX devices support simultaneous
preset/ asynchronous load, and clear signals. An asynchronous clear
signal takes precedence if both signals are asserted simultaneously. Each
LAB supports up to two clears and one preset signal.
In addition to the clear and preset ports, Stratix GX devices provide a
chip-wide reset pin (
DEV_CLRn) that resets all registers in the device. An
option set before compilation in the Quartus II software controls this pin.
This chip-wide reset overrides all other control signals.
LE4
LE3
LE2
LE1
A1
B1
A2
B2
A3
B3
A4
B4
Sum1
Sum2
Sum3
Sum4
LE10
LE9
LE8
LE7
A7
B7
A8
B8
A9
B9
A10
B10
Sum7
LE6
A6
B6
Sum6
LE5
A5
B5
Sum5
Sum8
Sum9
Sum10
01
LAB Carry-In
LAB Carry-Out
LUT
data1
LAB Carry-In
data2
Carry-In0
Carry-In1
Carry-Out0
Carry-Out1
Sum
相關(guān)PDF資料
PDF描述
EP1SGX25FF672C6N FPGA, PBGA672
EP1SGX25FF672C7ES FPGA, PBGA672
EP1SGX25FF672C7N FPGA, PBGA672
EP1SGX25FF672I5ES FPGA, PBGA672
EP1SGX25FF672I5N FPGA, PBGA672
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EP1SGX40DF1020C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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