參數(shù)資料
型號： EP1SGX25FF672C6ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA672
封裝： 27 X 27 MM, 1 MM PITCH, FBGA-672
文件頁數(shù)： 264/279頁
文件大?。?/td> 3671K
代理商： EP1SGX25FF672C6ES
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Altera Corporation
4–19
February 2005
Stratix GX Device Handbook, Volume 1
Stratix GX Architecture
Memory Modes
TriMatrix memory blocks include input registers that synchronize writes
and output registers to pipeline designs and improve system
performance. M4K and M-RAM memory blocks offer a true dual-port
mode to support any combination of two-port operations: two reads, two
writes, or one read and one write at two different clock frequencies.
Figure 4–11 shows true dual-port memory.
Figure 4–11. True Dual-Port Memory Configuration
In addition to true dual-port memory, the memory blocks support simple
dual-port and single-port RAM. Simple dual-port memory supports a
simultaneous read and write and can either read old data before the write
Configurations
512 ×1
256 × 2
128 × 4
64 × 8
64 × 9
32 × 16
32 × 18
4K × 1
2K × 2
1K × 4
512 × 8
512 × 9
256 × 16
256 × 18
128 × 32
128 × 36
64K × 8
64K × 9
32K × 16
32K × 18
16K × 32
16K × 36
8K × 64
8K × 72
4K × 128
4K × 144
Notes to Table 4–2:
(1)
See the DC & Switching Characteristics chapter of the Stratix GX Device Handbook,
Volume 1 for maximum performance information.
(2)
The M-RAM block does not support memory initializations. However, the
M-RAM block can emulate a ROM function using a dual-port RAM bock. The
Stratix GX device must write to the dual-port memory once and then disable the
write-enable ports afterwards.
Table 4–2. TriMatrix Memory Features (Part 2 of 2)
Memory Feature
M512 RAM Block
(32 × 18 Bits)
M4K RAM Block
(128 ×36Bits)
M-RAM Block
(4K × 144 Bits)
dataA[]
addressA[]
wrenA
clockA
clockenA
qA[]
aclrA
dataB[]
addressB[]
wrenB
clockB
clockenB
qB[]
aclrB
AB
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