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參數(shù)資料
| 型號(hào)： | EP20K100EBI356-2X |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 58/117頁(yè) |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 100K 356-BGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 416 |
| 邏輯元件/單元數(shù)： | 4160 |
| RAM 位總計(jì)： | 53248 |
| 輸入/輸出數(shù)： | 246 |
| 門數(shù)： | 263000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 356-BGA |
| 供應(yīng)商設(shè)備封裝： | 356-BGA（35x35） |
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Altera Corporation
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APEX 20K Programmable Logic Device Family Data Sheet
Figure 29. APEX 20KE I/O Banks
Notes to Figure 29:
(1)
For more information on placing I/O pins in LVDS blocks, refer to the Guidelines for
Using LVDS Blocks section in Application Note 120 (Using LVDS in APEX 20KE
Devices).
(2)
If the LVDS input and output blocks are not used for LVDS, they can support all of
the I/O standards and can be used as input, output, or bidirectional pins with
VCCIO set to 3.3 V, 2.5 V, or 1.8 V.
Power Sequencing & Hot Socketing
Because APEX 20K and APEX 20KE devices can be used in a mixed-
voltage environment, they have been designed specifically to tolerate any
possible power-up sequence. Therefore, the VCCIO and VCCINT power
supplies may be powered in any order.
f For more information, please refer to the “Power Sequencing
Considerations” section in the Configuring APEX 20KE & APEX 20KC
Devices chapter of the Configuration Devices Handbook.
Signals can be driven into APEX 20K devices before and during power-up
without damaging the device. In addition, APEX 20K devices do not drive
out during power-up. Once operating conditions are reached and the
device is configured, APEX 20K and APEX 20KE devices operate as
specified by the user.
LVDS/LVPECL
Input
Block (2)
(1)
LVDS/LVPECL
Output
Block (2)
(1)
Regular I/O Blocks Support
■ LVTTL
■ LVCMOS
■ 2.5 V
■ 1.8 V
■ 3.3 V PCI
■ LVPECL
■ HSTL Class I
■ GTL+
■ SSTL-2 Class I and II
■ SSTL-3 Class I and II
■ CTT
■ AGP
Individual
Power Bus
I/O Bank 8
I/O Bank 1
I/O Bank 2
I/O Bank 3
I/O Bank 4
I/O Bank 5
I/O Bank 6
I/O Bank 7
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ABB65DHAN | CONN EDGECARD 130PS R/A .050 SLD |
| ABB65DHAD | CONN EDGECARD 130PS R/A .050 SLD |
| ASM31DTAS | CONN EDGECARD 62POS R/A .156 SLD |
| FMC19DREF-S734 | CONN EDGECARD 38POS .100 EYELET |
| ACC60DRYN-S13 | CONN EDGECARD 120POS .100 EXTEND |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K100EBI356-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K100EFC144-1 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 416 Macro 93 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K100EFC144-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K100EFC144-1X | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 416 Macro 93 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K100EFC144-2 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 416 Macro 93 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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