Note to Tables 32 and 33: (1) These timing parameters are sample-tes" />
參數(shù)資料
型號(hào)： EP20K100QC208-3V
廠商： Altera
文件頁數(shù)： 90/117頁
文件大?。?/td> 0K
描述： IC APEX 20K FPGA 100K 208-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： APEX-20K®
LAB/CLB數(shù)： 416
邏輯元件/單元數(shù)： 4160
RAM 位總計(jì)： 53248
輸入/輸出數(shù)： 159
門數(shù)： 263000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
74
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Note to Tables 32 and 33:
(1)
These timing parameters are sample-tested only.
Tables 34 through 37 show APEX 20KE LE, ESB, routing, and functional
timing microparameters for the fMAX timing model.
Table 34. APEX 20KE LE Timing Microparameters
Symbol
Parameter
tSU
LE register setup time before clock
tH
LE register hold time after clock
tCO
LE register clock-to-output delay
tLUT
LUT delay for data-in to data-out
Table 35. APEX 20KE ESB Timing Microparameters
Symbol
Parameter
tESBARC
ESB Asynchronous read cycle time
tESBSRC
ESB Synchronous read cycle time
tESBAWC
ESB Asynchronous write cycle time
tESBSWC
ESB Synchronous write cycle time
tESBWASU
ESB write address setup time with respect to WE
tESBWAH
ESB write address hold time with respect to WE
tESBWDSU
ESB data setup time with respect to WE
tESBWDH
ESB data hold time with respect to WE
tESBRASU
ESB read address setup time with respect to RE
tESBRAH
ESB read address hold time with respect to RE
tESBWESU
ESB WE setup time before clock when using input register
tESBWEH
ESB WE hold time after clock when using input register
tESBDATASU
ESB data setup time before clock when using input register
tESBDATAH
ESB data hold time after clock when using input register
tESBWADDRSU
ESB write address setup time before clock when using input
registers
tESBRADDRSU
ESB read address setup time before clock when using input
registers
tESBDATACO1
ESB clock-to-output delay when using output registers
tESBDATACO2
ESB clock-to-output delay without output registers
tESBDD
ESB data-in to data-out delay for RAM mode
tPD
ESB Macrocell input to non-registered output
tPTERMSU
ESB Macrocell register setup time before clock
tPTERMCO
ESB Macrocell register clock-to-output delay
相關(guān)PDF資料
PDF描述
EP20K100EBI356-2X IC APEX 20KE FPGA 100K 356-BGA
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ABB65DHAD CONN EDGECARD 130PS R/A .050 SLD
ASM31DTAS CONN EDGECARD 62POS R/A .156 SLD
FMC19DREF-S734 CONN EDGECARD 38POS .100 EYELET
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EP20K100QC240-1ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
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EP20K100QC240-2ES 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA
EP20K100QC2403 制造商:Altera 功能描述:_
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