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參數(shù)資料
| 型號： | EP20K300EFC672-2N |
| 廠商： | Altera |
| 文件頁數(shù)： | 66/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 300K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 1152 |
| 邏輯元件/單元數(shù)： | 11520 |
| RAM 位總計： | 147456 |
| 輸入/輸出數(shù)： | 408 |
| 門數(shù)： | 728000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
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52
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Notes to Table 16:
(1)
To implement the ClockLock and ClockBoost circuitry with the Quartus II software, designers must specify the
input frequency. The Quartus II software tunes the PLL in the ClockLock and ClockBoost circuitry to this frequency.
The fCLKDEV parameter specifies how much the incoming clock can differ from the specified frequency during
device operation. Simulation does not reflect this parameter.
(2)
Twenty-five thousand parts per million (PPM) equates to 2.5% of input clock period.
(3)
During device configuration, the ClockLock and ClockBoost circuitry is configured before the rest of the device. If
the incoming clock is supplied during configuration, the ClockLock and ClockBoost circuitry locks during
configuration because the tLOCK value is less than the time required for configuration.
(4)
The tJITTER specification is measured under long-term observation.
for APEX 20KE devices.
Table 17. APEX 20KE ClockLock & ClockBoost Parameters
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
tR
Input rise time
5ns
tF
Input fall time
5ns
tINDUTY
Input duty cycle
40
60
%
tINJITTER
Input jitter peak-to-peak
2
% of input
period
peak-to-
peak
tOUTJITTER
Jitter on ClockLock or ClockBoost-
generated clock
0.35
% of
output period
RMS
tOUTDUTY
Duty cycle for ClockLock or
ClockBoost-generated clock
45
55
%
Time required for ClockLock or
ClockBoost to acquire lock
40
s
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| EP20K300EFC672-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K300EFC672-3N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 CPLD - APEX 20K 1152 Macro 408 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K300EFI672-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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