參數(shù)資料
型號(hào)： EP2AGX190EF29C5
廠商： Altera
文件頁(yè)數(shù)： 32/90頁(yè)
文件大?。?/td> 0K
描述： IC ARRIA II GX FPGA 190K 780FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 4
系列： Arria II GX
LAB/CLB數(shù)： 7612
邏輯元件/單元數(shù)： 181165
RAM 位總計(jì)： 10177536
輸入/輸出數(shù)： 372
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
1–30
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
Receiver DC Coupling
Support
—
For more information about receiver DC coupling support, refer to the
“DC-Coupled Links” section in the Transceiver Architecture for Arria II
Devices chapter.
Differential on-chip
termination resistors
85
setting
85 ± 20%
100
setting
100 ± 20%
120
setting
120 ± 20%
150-
setting
150 ± 20%
Differential and common
mode return loss
PCIe (Gen 1 and
Gen 2),
XAUI,
HiGig+,
CEI SR/LR,
SRIO SR/LR,
CPRI LV/HV,
OBSAI,
SATA
Compliant
—
Programmable PPM
detector (9)
—
± 62.5, 100, 125, 200, 250, 300, 500, 1,000
ppm
Run length
—
200
—
200
UI
Programmable equalization
—
16
—
16
dB
tLTR (10)
——
—
75
—
75
s
tLTR_LTD_Manual (11)
—15
—
15
—
s
tLTD_Manual (12)
—
4000
—
4000
ns
tLTD_Auto (13)
—
4000
—
4000
ns
Receiver CDR
3 dB Bandwidth in
lock-to-data (LTD) mode
PCIe Gen1
2.0 - 3.5
MHz
PCIe Gen2
40 - 65
MHz
(OIF) CEI PHY at
6.375 Gbps
20 - 35
MHz
XAUI
10 - 18
MHz
SRIO 1.25 Gbps
10 - 18
MHz
SRIO 2.5 Gbps
10 - 18
MHz
SRIO 3.125 Gbps
6 - 10
MHz
GIGE
6 - 10
MHz
SONET OC12
3 - 6
MHz
SONET OC48
14 - 19
MHz
Receiver buffer and CDR
offset cancellation time (per
channel)
—
17000
—
17000
recon
fig_
clk
cycles
Programmable DC gain
DC Gain Setting = 0
—
0
—
0
—
dB
DC Gain Setting = 1
—
3
—
3
—
dB
DC Gain Setting = 2
—
6
—
6
—
dB
Table 1–35. Transceiver Specifications for Arria II GZ Devices (Part 3 of 5)
Symbol/
Description
Conditions
–C3 and –I3 (1)
–C4 and –I4
Unit
Min
Typ
Max
Min
Typ
Max
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PDF描述
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參數(shù)描述
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