參數(shù)資料
型號(hào)： EP2AGX45CU17C5
廠商： Altera
文件頁(yè)數(shù)： 59/90頁(yè)
文件大小： 0K
描述： IC ARRIA II GX FPGA 45K 358UBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 6
系列： Arria II GX
LAB/CLB數(shù)： 1805
邏輯元件/單元數(shù)： 42959
RAM 位總計(jì)： 3517440
輸入/輸出數(shù)： 156
電源電壓： 0.87 V ~ 0.93 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 358-UBGA
供應(yīng)商設(shè)備封裝： 358-UBGA
1–54
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
fOUT
Output frequency for internal global or regional clock
(–4 Speed Grade)
—
500
MHz
Output frequency for internal global or regional clock
(–5 Speed Grade)
—
500
MHz
Output frequency for internal global or regional clock
(–6 Speed Grade)
—
400
MHz
fOUT_EXT
Output frequency for external clock output (–4 Speed Grade)
—
670 (5)
MHz
Output frequency for external clock output (–5 Speed Grade)
—
622 (5)
MHz
Output frequency for external clock output (–6 Speed Grade)
—
500 (5)
MHz
tOUTDUTY
Duty cycle for external clock output (when set to 50%)
45
50
55
%
tOUTPJ_DC
Dedicated clock output period jitter (fOUT 100 MHz)
—
300
ps (p–p)
Dedicated clock output period jitter (fOUT 100 MHz)
—
30
mUI (p–p)
tOUTCCJ_DC
Dedicated clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
300
ps (p–p)
Dedicated clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
30
mUI (p–p)
fOUTPJ_IO
Regular I/O clock output period jitter (fOUT 100 MHz)
—
650
ps (p–p)
Regular I/O clock output period jitter (fOUT 100 MHz)
—
65
mUI (p–p)
fOUTCCJ_IO
Regular I/O clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
650
ps (p–p)
Regular I/O clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
65
mUI (p–p)
tCONFIGPLL
Time required to reconfigure PLL scan chains
—
3.5
—
SCANCLK
cycles
tCONFIGPHASE Time required to reconfigure phase shift
—
1
—
SCANCLK
cycles
fSCANCLK
SCANCLK frequency
—
100
MHz
tLOCK
Time required to lock from end of device configuration
—
1
ms
tDLOCK
Time required to lock dynamically (after switchover or
reconfiguring any non-post-scale counters/delays)
——
1
ms
fCL B W
PLL closed-loop low bandwidth
—
0.3
—
MHz
PLL closed-loop medium bandwidth
—
1.5
—
MHz
PLL closed-loop high bandwidth
—
4
—
MHz
tPLL_PSERR
Accuracy of PLL phase shift
—
±50
ps
tARESET
Minimum pulse width on areset signal
10
—
ns
Table 1–44. PLL Specifications for Arria II GX Devices (Part 2 of 3)
Symbol
Description
Min
Typ
Max
Unit
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PDF描述
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