參數(shù)資料
型號(hào)： EP2AGX65DF25C5
廠商： Altera
文件頁數(shù)： 41/90頁
文件大?。?/td> 0K
描述： IC ARRIA II GX FPGA 65K 572FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 5
系列： Arria II GX
LAB/CLB數(shù)： 2530
邏輯元件/單元數(shù)： 60214
RAM 位總計(jì)： 5371904
輸入/輸出數(shù)： 252
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 572-FBGA
供應(yīng)商設(shè)備封裝： 572-FBGA
1–38
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
Jitter tolerance at
2488.32 Mbps
Jitter frequency =
0.06 KHz
Pattern = PRBS15
> 15
UI
Jitter frequency =
100 KHZ
Pattern = PRBS15
> 1.5
UI
Jitter frequency =
1MHz
Pattern = PRBS15
> 0.15
UI
Jitter frequency =
10 MHz
Pattern = PRBS15
> 0.15
UI
XAUI Transmit Jitter Generation (3)
Total jitter at
3.125 Gbps
Pattern = CJPAT
—
0.3
—
0.3
—
0.3
—
0.3
UI
Deterministic
jitter at
3.125 Gbps
Pattern = CJPAT
—
0.17
—
0.17
—
0.17
—
0.17
UI
XAUI Receiver Jitter Tolerance (3)
Total jitter
—
> 0.65
UI
Deterministic
jitter
—
> 0.37
UI
Peak-to-peak
jitter
Jitter frequency =
22.1 KHz
> 8.5
UI
Peak-to-peak
jitter
Jitter frequency =
1.875 MHz
> 0.1
UI
Peak-to-peak
jitter
Jitter frequency =
20 MHz
> 0.1
UI
PCIe Transmit Jitter Generation (4)
Total jitter at
2.5 Gbps (Gen1)
Compliance
pattern
—
0.25
—
0.25
—
0.25
—
0.25
UI
Table 1–40. Transceiver Block Jitter Specifications for Arria II GX Devices (Note 1) (Part 2 of 10)
Symbol/
Description
Conditions
I3
C4
C5, I5
C6
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
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PDF描述
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