tOP<" />
參數(shù)資料
型號： EP2S180F1020C5N
廠商： Altera
文件頁數(shù)： 120/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 180K 1020FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 6
系列： Stratix® II
LAB/CLB數(shù)： 8970
邏輯元件/單元數(shù)： 179400
RAM 位總計： 9383040
輸入/輸出數(shù)： 742
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
配用： 544-1701-ND - DSP PRO KIT W/SII EP2S180N
其它名稱： 544-1885
EP2S180F1020C5N-ND
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5–60
Altera Corporation
Stratix II Device Handbook, Volume 1
April 2011
Timing Model
SSTL-18
Class I
4 mA
tOP
909
953
1690
1773
1942
2012
ps
tDIP
929
975
1756
1843
2018
2102
ps
6 mA
tOP
914
958
1656
1737
1903
1973
ps
tDIP
934
980
1722
1807
1979
2063
ps
8 mA
tOP
894
937
1640
1721
1885
1954
ps
tDIP
914
959
1706
1791
1961
2044
ps
10 mA
tOP
898
942
1638
1718
1882
1952
ps
tDIP
918
964
1704
1788
1958
2042
ps
12 mA
tOP
891
936
1626
1706
1869
1938
ps
tDIP
911
958
1692
1776
1945
2028
ps
SSTL-18
Class II
8 mA
tOP
883
925
1597
1675
1835
1904
ps
tDIP
903
947
1663
1745
1911
1994
ps
16 mA
tOP
894
937
1578
1655
1813
1882
ps
tDIP
914
959
1644
1725
1889
1972
ps
18 mA
tOP
890
933
1585
1663
1821
1890
ps
tDIP
910
955
1651
1733
1897
1980
ps
20 mA
tOP
890
933
1583
1661
1819
1888
ps
tDIP
910
955
1649
1731
1895
1978
ps
1.8-V HSTL
Class I
4 mA
tOP
912
956
1608
1687
1848
1943
ps
tDIP
932
978
1674
1757
1924
2033
ps
6 mA
tOP
917
962
1595
1673
1833
1928
ps
tDIP
937
984
1661
1743
1909
2018
ps
8 mA
tOP
896
940
1586
1664
1823
1917
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tDIP
916
962
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1734
1899
2007
ps
10 mA
tOP
900
944
1591
1669
1828
1923
ps
tDIP
920
966
1657
1739
1904
2013
ps
12 mA
tOP
892
936
1585
1663
1821
1916
ps
tDIP
912
958
1651
1733
1897
2006
ps
Table 5–75. Stratix II I/O Output Delay for Column Pins (Part 4 of 8)
I/O Standard
Drive
Strength
Parameter
Minimum Timing
-3
Speed
Grade
(3)
-3
Speed
Grade
(4)
-4
Speed
Grade
-5
Speed
Grade
Unit
Industrial
Commercial
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PDF描述
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參數(shù)描述
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