參數(shù)資料
型號(hào)： EP2S180F1020C5N
廠商： Altera
文件頁數(shù)： 228/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 180K 1020FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 6
系列： Stratix® II
LAB/CLB數(shù)： 8970
邏輯元件/單元數(shù)： 179400
RAM 位總計(jì)： 9383040
輸入/輸出數(shù)： 742
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
配用： 544-1701-ND - DSP PRO KIT W/SII EP2S180N
其它名稱： 544-1885
EP2S180F1020C5N-ND
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Altera Corporation
1–39
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Figure 1–21. Switchover Simulation
Note to Figure 1–21:
(1)
This simulation was performed under the following conditions: the n counter is set to 2, the m counter is set to 16,
and the output counter is set to 8. Therefore, the VCO operates at 800 MHz for the 100-MHz input references and at
528 MHz for the 66-MHz reference input.
Lock Signal-Based Switchover
The lock circuitry can initiate the automatic switchover. This is useful for
cases where the input clock is still clocking, but its characteristics have
changed so that the PLL is not locked to it. The switchover enable is based
on both the gated and ungated lock signals. If the ungated lock is low, the
switchover is not enabled until the gated lock has reached its terminal
count. You must activate the switchover enable if the gated lock is high,
but the ungated lock goes low. The switchover timing for this mode is
similar to the waveform shown in Figure 1–20 for clkswitch control,
except the switchover enable replaces clkswitch. Figure 1–17 shows
the switchover enable circuit when controlled by lock and gated lock.
Figure 1–22. Switchover Enable Circuit
PLL Output
Frequency (x10 MHz)
Time (
μs)
0
1
2
3
4
5
6
7
8
9
10
5
10
1520
25
30
3540
0
Lock
Gated Lock
Switchover
Enable
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PDF描述
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