參數(shù)資料
型號： EP2S30F484I4
廠商： Altera
文件頁數(shù)： 148/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 30K 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® II
LAB/CLB數(shù)： 1694
邏輯元件/單元數(shù)： 33880
RAM 位總計： 1369728
輸入/輸出數(shù)： 342
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
其它名稱： 544-1893
EP2S30F484I4-ND
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Altera Corporation
5–85
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
SSTL-18 Class I
335
390
65
ps
SSTL-18 Class II
320
375
70
80
ps
1.8-V HSTL Class I
330
385
60
70
ps
1.8-V HSTL Class II
330
385
60
70
ps
1.5-V HSTL Class I
330
390
60
70
ps
1.5-V HSTL Class II
330
360
90
100
ps
1.2-V HSTL
420
470
155
165
ps
LVPECL
180
ps
Notes to Table 5–85:
(1)
Table 5–85 assumes the input clock has zero DCD.
(2)
The DCD specification is based on a no logic array noise condition.
Table 5–85. Maximum DCD for DDIO Output on Column I/O Pins Without PLL in the Clock Path for -4 & -5
Devices (Part 2 of 2)
Notes (1), (2)
DDIO Column Output I/O
Standard
Maximum DCD Based on I/O Standard of Input Feeding the DDIO
Clock Port (No PLL in the Clock Path)
Unit
TTL/CMOS
SSTL-2
SSTL/HSTL
3.3/2.5 V
1.8/1.5 V
2.5 V
1.8/1.5 V
Table 5–86. Maximum DCD for DDIO Output on Row I/O Pins with PLL in the
Clock Path (Part 1 of 2)
Row DDIO Output I/O
Standard
Maximum DCD (PLL Output Clock Feeding
DDIO Clock Port)
Unit
-3 Device
-4 & -5 Device
3.3-V LVTTL
110
105
ps
3.3-V LVCMOS
65
75
ps
2.5V
75
90
ps
1.8V
85
100
ps
1.5-V LVCMOS
105
100
ps
SSTL-2 Class I
65
75
ps
SSTL-2 Class II
60
70
ps
SSTL-18 Class I
50
65
ps
1.8-V HSTL Class I
50
70
ps
1.5-V HSTL Class I
55
70
ps
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PDF描述
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