參數(shù)資料
型號(hào)： EP2S30F484I4
廠商： Altera
文件頁(yè)數(shù)： 3/768頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 30K 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® II
LAB/CLB數(shù)： 1694
邏輯元件/單元數(shù)： 33880
RAM 位總計(jì)： 1369728
輸入/輸出數(shù)： 342
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
其它名稱： 544-1893
EP2S30F484I4-ND
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2–82
Altera Corporation
Stratix II Device Handbook, Volume 1
May 2007
I/O Structure
A compensated delay element on each DQS pin automatically aligns
input DQS synchronization signals with the data window of their
corresponding DQ data signals. The DQS signals drive a local DQS bus in
the top and bottom I/O banks. This DQS bus is an additional resource to
the I/O clocks and is used to clock DQ input registers with the DQS
signal.
The Stratix II device has two phase-shifting reference circuits, one on the
top and one on the bottom of the device. The circuit on the top controls
the compensated delay elements for all DQS pins on the top. The circuit
on the bottom controls the compensated delay elements for all DQS pins
on the bottom.
Each phase-shifting reference circuit is driven by a system reference clock,
which must have the same frequency as the DQS signal. Clock pins
CLK[15..12]p
feed the phase circuitry on the top of the device and
clock pins CLK[7..4]p feed the phase circuitry on the bottom of the
device. In addition, PLL clock outputs can also feed the phase-shifting
reference circuits.
Figure 2–56 illustrates the phase-shift reference circuit control of each
DQS delay shift on the top of the device. This same circuit is duplicated
on the bottom of the device.
EP2S90
484-pin Hybrid FineLine BGA
8
4
0
780-pin FineLine BGA
18
8
4
0
1,020-pin FineLine BGA
36
18
8
4
1,508-pin FineLine BGA
36
18
8
4
EP2S130 780-pin FineLine BGA
18
8
4
0
1,020-pin FineLine BGA
36
18
8
4
1,508-pin FineLine BGA
36
18
8
4
EP2S180 1,020-pin FineLine BGA
36
18
8
4
1,508-pin FineLine BGA
36
18
8
4
Notes to Table 2–14:
(1)
Check the pin table for each DQS/DQ group in the different modes.
Table 2–14. DQS & DQ Bus Mode Support (Part 2 of 2)
Note (1)
Device
Package
Number of
×4 Groups
Number of
×8/×9 Groups
Number of
×16/×18 Groups
Number of
×32/×36 Groups
相關(guān)PDF資料
PDF描述
TACR475K020XTA CAP TANT 4.7UF 20V 10% 0805
GMC65DREH-S93 CONN EDGECARD 130PS .100 EYELET
VJ1206A200KBEAT4X CAP CER 20PF 500V 10% NP0 1206
B82422A1152K100 INDUCTOR 1.5UH 340MA 1210 10%
TACL105M010RTA CAP TANT 1UF 10V 20% 0603
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EP2S30F484I4AA 制造商:Altera Corporation 功能描述:FPGA Stratix 制造商:Altera Corporation 功能描述:FPGA Stratix? II Family 33880 Cells 711.24MHz 90nm Technology 1.2V 484-Pin FBGA
EP2S30F484I4AB 制造商:Altera Corporation 功能描述:FPGA Stratix
EP2S30F484I4N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 1694 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S30F672C3 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 1694 LABs 500 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S30F672C3N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 1694 LABs 500 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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