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1–72
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
Clocking
CLK(n) Pin Connectivity to Global Clock Networks
In Stratix II and Stratix II GX devices, the clk(n) pins can also feed the
global clock network. Table 1–22 shows the clk(n) pin connectivity to
global clock networks.
PLL12_FB
v
PLL_ENA
v
FPLL7CLK (3)
v
FPLL8CLK (3)
v
FPLL9CLK (3)
FPLL10CLK (3)
Notes to Table 1–21:
(1)
PLLs 3, 4, 9, and 10 are not available in Stratix II GX devices.
(2)
Clock connection is available. For more information about the maximum frequency, contact Altera Applications.
(3)
This is a dedicated high-speed clock input. For more information about the maximum frequency, contact Altera
Applications.
(4)
Input pins CLK[11..8] are not available in Stratix II GX devices.
Table 1–21. Stratix II GX Device PLLs and PLL Clock Pin Drivers (Part 2 of 2)
Input Pin
All Devices
EP2SGX60 to EP2SGX130 Devices
Fast PLLs
Enhanced
PLLs
Fast PLLs
Enhanced
PLLs
12
3 (1)
4 (1)
567
8
9 (1) 10 (1)
11
12
Table 1–22. CLK(n) Pin Connectivity to Global Clock Network
Clock
Resource
CLK(n) pin
4
5
6
7
12
13
14
15
GCLK4
v
GCLK5
v
GCLK6
v
GCLK7
v
GCLK12
v
GCLK13
v
GCLK14
v
GCLK15
v
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