參數資料
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Altera Corporation
15–7
October 2007
Stratix II GX Device Handbook, Volume 2
IEEE 1149.1 (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices
IEEE Std. 1149.1
BST Operation
Control
Stratix II and Stratix II GX devices implement the following IEEE Std.
1149.1 BST instructions:
■
SAMPLE/PRELOAD
instruction mode is used to take snapshot of the
device data without interrupting normal device operations
■
EXTEST
instruction mode is used to check external pin connections
between devices
■
BYPASS
instruction mode is used when an instruction code
consisting of all ones is loaded into the instruction register
■
IDCODE
instruction mode is used to identify the devices in an IEEE
Std. 1149.1 chain
■
USERCODE
instruction mode is used to examine the user electronic
signature within the device along an IEEE Std. 1149.1 chain.
Dedicated input
01
PIN_IN
N.C. (2)
PIN_IN
drives to
control logic
Dedicated
bidirectional
(open drain) (4)
0
OEJ
PIN_IN
N.C. (2)
PIN_IN
drives to
configuration
control
Dedicated
bidirectional (5)
OUTJ
OEJ
PIN_IN
N.C. (2)
PIN_IN
drives to
configuration
control and OUTJ
drives to output
buffer
Dedicated
output (6)
OUTJ
00
N.C. (2)
OUTJ
drives to
output buffer
Notes to Table 15–2:
(1)
TDI
, TDO, TMS, TCK, all VCC and GND pin types, VREF, and TEMP_DIODE pins do not have BSCs.
(2)
No Connect (N.C.).
(3)
This includes pins PLL_ENA, nCONFIG, MSEL0, MSEL1, MSEL2, MSEL3, nCE, VCCSEL, PORSEL, and nIO_PULLUP.
(4)
This includes pins CONF_DONE and nSTATUS.
(5)
This includes pin DCLK.
(6)
This includes pin nCEO.
Table 15–2. Stratix II and Stratix II GX Device Boundary Scan Cell Descriptions
(Part 2 of 2)
Note (1)
Pin Type
Captures
Drives
Comments
Output
Capture
Register
OE
Capture
Register
Input
Capture
Register
Output
Update
Register
OE
Update
Register
Input
Update
Register
相關PDF資料 |
PDF描述 |
|---|---|
| EP2AGX65DF29C5 | IC ARRIA II GX FPGA 65K 780FBGA |
| ASC49DRTH-S93 | CONN EDGECARD 98POS DIP .100 SLD |
| CAT24C128WI-G | IC EEPROM 128KBIT 400KHZ 8SOIC |
| ABC65DRTH-S93 | CONN EDGECARD 130PS DIP .100 SLD |
| CAT93C66LI-G | IC EEPROM 4KBIT 2MHZ 8DIP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP2SGX30DF780C4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX30DF780C5 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX30DF780C5N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX30DF780I4 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX30DF780I4N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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