參數(shù)資料
型號(hào)： EP2SGX90EF1152C3ES
廠商： Altera
文件頁(yè)數(shù)： 624/1486頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX II GX 90K 1152-FBGA
標(biāo)準(zhǔn)包裝： 6
系列： Stratix® II GX
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計(jì)： 4520448
輸入/輸出數(shù)： 558
電源電壓： 1.15 V ~ 1.25 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
配用： 544-1725-ND - PCIE KIT W/S II GX EP2SGX90N
544-1724-ND - SI KIT W/SII GX EP2SGX90N
544-1702-ND - VIDEO KIT W/SII GX EP2SGX90N
其它名稱(chēng)： 544-1763
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Altera Corporation
4–41
June 2009
Stratix II GX Device Handbook, Volume 1
DC and Switching Characteristics
BASIC
Double
Width
16/20-bit
channel
width; with
Rate
Matcher
4-5
-
11-13
1
-
1
1-2
-
19-23
16/20-bit
channel
width;
without
Rate
Matcher
4-5
-
-1-1
1
1-2
-
8-10
32/40-bit
channel
width; with
Rate
Matcher
2-2.5
-
5.5-6.5
0.5
-
1
1-2
-
11-14
32/40-bit
channel
width;
without
Rate
Matcher
2-2.5
-
0.5
-
1
1-3
1-2
-
6-9
Notes to Table 4–21:
(1)
The latency numbers are with respect to the PLD-transceiver interface clock cycles.
(2)
The total latency number is rounded off in the Sum column.
(3)
The rate matcher latency shown is the steady state latency. Actual latency may vary depending on the skip ordered set
gap allowed by the protocol, actual PPM difference between the reference clocks, and so forth.
(4)
For CPRI 614 Mbps and 1.228 Gbps data rates, the Quartus II software customizes the PLD-transceiver interface clocking
to achieve zero clock cycle uncertainty in the receiver phase compensation FIFO latency. For more details, refer to the CPRI
Mode section in the Stratix II GX Transceiver Architecture Overview chapter in volume 2 of the Stratix II GX Device Handbook
Table 4–22. PCS Latency (Part 3 of 3) Note (1)
Functional
Mode
Configuration
Receiver PCS Latency
Word
Aligner
Deskew
FIFO
Rate
Matcher
(3)
8B/10B
Decoder
Receiver
State
Machine
Byte
De-
serializer
Byte
Order
Receiver
Phase
Comp
FIFO
Receiver
PIPE
Sum
(2)
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