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2–142
Altera Corporation
Stratix II GX Device Handbook, Volume 2
October 2007
Multiple Protocols and Data Rates in a Transceiver Block
Using Two TXPLLs
If the desired data rates and/or protocols cannot utilize a single TXPLL
within a single transceiver block, the other TXPLL within that transceiver
block may be able to support the additional data rates and/or protocol
configuration.
This is useful if combining channels operating in single-width and
double-width modes, or two Quartus II software-defined protocols (for
example, Basic, GIGE, SONET/SDH, SDI, or PCI Express [PIPE] modes)
in the same transceiver block. You can configure channels in the same
protocol group from individual ALT2GXB instances, or you can configure
the whole group in a single instance.
The example in Figure 2–108 will not be able to share a single TXPLL due
to incompatible primary data rates. Since there are only two different
primary data rates, you can merge the four channels into a single
transceiver block. It is assumed that the channels sharing the same TXPLL
will meet the requirements described in the above example. For the
channels not sharing the same TXPLL, the PLL parameters may be
different; for example, different data rate, reference clock input frequency,
reference clock input pin, and PLL bandwidth. Also, the primary data
rates need not be a multiple of the other TXPLL primary data rate. The
transceiver block-based signals will have to be the same across all
channels.
In addition to the primary data rate differences, the mode of operations
also differs which require the use of separate TXPLLs. The 4 Gbps
channels operate in a double-width mode while the 2 Gbps and 1 Gbps
channels operate in a single-width mode (due to the sub 3.125 Gbps
primary data rate).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP2SGX130GF40C5NES | IC STRATIX II GX 130K 1508-FBGA |
| AT6002A-4AC | IC FPGA 6K GATE 4NS 144TQFP |
| AT6002A-2AI | IC FPGA 2NS 144PIN TQFP |
| EP20K100EQI240-2X | IC APEX 20KE FPGA 100K 240-PQFP |
| AGM43DTAD-S189 | CONN EDGECARD 86POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP2SGX90EF1152C3N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX90EF1152C4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX90EF1152C4ES | 功能描述:IC STRATIX II GX 90K 1152-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Stratix® II GX 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計:3200 輸入/輸出數(shù):80 門數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55） |
| EP2SGX90EF1152C4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX90EF1152C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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