參數(shù)資料
型號(hào)： EP4S100G3F45I2N
廠商： Altera
文件頁數(shù)： 68/82頁
文件大?。?/td> 0K
描述： IC STRATIX IV GT 290K 1932FBGA
產(chǎn)品培訓(xùn)模塊： Stratix IV FPGAs
Three Reasons to Use FPGA's in Industrial Designs
特色產(chǎn)品： Stratix? IV Series FPGAs
標(biāo)準(zhǔn)包裝： 3
系列： STRATIX® IV GT
LAB/CLB數(shù)： 11648
邏輯元件/單元數(shù)： 291200
RAM 位總計(jì)： 17661952
輸入/輸出數(shù)： 781
電源電壓： 0.92 V ~ 0.98 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1932-BBGA
供應(yīng)商設(shè)備封裝： 1932-FBGA（45x45）
其它名稱： 544-2639
1–62
Chapter 1: DC and Switching Characteristics for Stratix IV Devices
I/O Timing
Stratix IV Device Handbook
March 2014
Altera Corporation
Volume 4: Device Datasheet and Addendum
Figure 1–7 shows the timing diagram for the oe and dyn_term_ctrl signals.
Duty Cycle Distortion (DCD) Specifications
Table 1–51 lists the worst-case DCD for Stratix IV devices.
I/O Timing
Altera offers two ways to determine I/O timing—the Excel-based I/O Timing and the
Quartus II Timing Analyzer.
Excel-based I/O Timing provides pin timing performance for each device density and
speed grade. The data is typically used prior to designing the FPGA to get an estimate
of the timing budget as part of the link timing analysis. The Quartus II Timing
Analyzer provides a more accurate and precise I/O timing data based on the specifics
of the design after you complete place-and-route.
f The Excel-based I/O Timing spreadsheet is downloadable from the Literature:
Figure 1–7. Timing Diagram for the oe and dyn_term_ctrl Signals
Table 1–51. Worst-Case DCD on Stratix IV I/O Pins (1)
Symbol
–2/–2×
Speed Grade
–3
Speed Grade
–4
Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Output Duty Cycle
45
55
45
55
45
55
%
Note to Table 1–51:
(1) The listed specification is only applicable to the output buffer across different I/O standards.
dyn_term_ctrl
oe
RX
Tristate
TX
TRS_RT
TRS_RT
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PDF描述
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