tCLR LE register clear d" />
參數(shù)資料
型號(hào)： EPF10K200SFC484-1X
廠商： Altera
文件頁(yè)數(shù)： 54/100頁(yè)
文件大?。?/td> 0K
描述： IC FLEX 10KS FPGA 200K 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 60
系列： FLEX-10KE®
LAB/CLB數(shù)： 1248
邏輯元件/單元數(shù)： 9984
RAM 位總計(jì)： 98304
輸入/輸出數(shù)： 369
門數(shù)： 513000
電源電壓： 2.375 V ~ 2.625 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
其它名稱： EPF10K200SFC4841X
Altera Corporation
57
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
tCLR
LE register clear delay
tCH
Minimum clock high time from clock pin
tCL
Minimum clock low time from clock pin
Table 24. LE Timing Microparameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Condition
Table 25. IOE Timing Microparameters
Symbol
Parameter
Conditions
tIOD
IOE data delay
tIOC
IOE register control signal delay
tIOCO
IOE register clock-to-output delay
tIOCOMB
IOE combinatorial delay
tIOSU
IOE register setup time for data and enable signals before clock; IOE register
recovery time after asynchronous clear
tIOH
IOE register hold time for data and enable signals after clock
tIOCLR
IOE register clear time
tOD1
Output buffer and pad delay, slow slew rate = off, VCCIO = 3.3 V
C1 = 35 pF (2)
tOD2
Output buffer and pad delay, slow slew rate = off, VCCIO = 2.5 V
C1 = 35 pF (3)
tOD3
Output buffer and pad delay, slow slew rate = on
C1 = 35 pF (4)
tXZ
IOE output buffer disable delay
tZX1
IOE output buffer enable delay, slow slew rate = off, VCCIO = 3.3 V
C1 = 35 pF (2)
tZX2
IOE output buffer enable delay, slow slew rate = off, VCCIO = 2.5 V
C1 = 35 pF (3)
tZX3
IOE output buffer enable delay, slow slew rate = on
C1 = 35 pF (4)
tINREG
IOE input pad and buffer to IOE register delay
tIOFD
IOE register feedback delay
tINCOMB
IOE input pad and buffer to FastTrack Interconnect delay
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PDF描述
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