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參數(shù)資料
| 型號： | EPF10K50EQI240-2N |
| 廠商： | Altera |
| 文件頁數(shù)： | 90/100頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FLEX 10KE FPGA 50K 240-PQFP |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 24 |
| 系列： | FLEX-10KE® |
| LAB/CLB數(shù)： | 360 |
| 邏輯元件/單元數(shù)： | 2880 |
| RAM 位總計： | 40960 |
| 輸入/輸出數(shù)： | 189 |
| 門數(shù)： | 199000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 240-BFQFP |
| 供應商設(shè)備封裝： | 240-PQFP（32x32） |
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Altera Corporation
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FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Figure 1 shows a block diagram of the FLEX 10KE architecture. Each
group of LEs is combined into an LAB; groups of LABs are arranged into
rows and columns. Each row also contains a single EAB. The LABs and
EABs are interconnected by the FastTrack Interconnect routing structure.
IOEs are located at the end of each row and column of the FastTrack
Interconnect routing structure.
Figure 1. FLEX 10KE Device Block Diagram
FLEX 10KE devices provide six dedicated inputs that drive the flipflops’
control inputs and ensure the efficient distribution of high-speed, low-
skew (less than 1.5 ns) control signals. These signals use dedicated routing
channels that provide shorter delays and lower skews than the FastTrack
Interconnect routing structure. Four of the dedicated inputs drive four
global signals. These four global signals can also be driven by internal
logic, providing an ideal solution for a clock divider or an internally
generated asynchronous clear signal that clears many registers in the
device.
I/O Element
(IOE)
Logic Array
Block (LAB)
Row
Interconnect
IOE
Local Interconnect
IOE
Logic Element (LE)
Column
Interconnect
IOE
EAB
Logic
Array
IOE
Embedded Array Block (EAB)
Embedded Array
IOE
Logic Array
IOE
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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