參數(shù)資料
型號： EPM3512AFI256-10N
廠商： Altera
文件頁數(shù)： 25/46頁
文件大小： 0K
描述： IC MAX 3000A CPLD 512 256-FBGA
標(biāo)準(zhǔn)包裝： 90
系列： MAX® 3000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 32
宏單元數(shù)： 512
門數(shù)： 10000
輸入/輸出數(shù)： 208
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FBGA（17x17）
包裝： 托盤
Altera Corporation
31
MAX 3000A Programmable Logic Device Family Data Sheet
Table 19. EPM3064A Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
–4
–7
–10
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.6
1.1
1.4
ns
tIO
I/O input pad and buffer
delay
0.6
1.1
1.4
ns
tSEXP
Shared expander delay
1.8
3.0
3.9
ns
tPEXP
Parallel expander delay
0.4
0.7
0.9
ns
tLAD
Logic array delay
1.5
2.5
3.2
ns
tLAC
Logic control array delay
0.6
1.0
1.2
ns
tIOE
Internal output enable delay
0.0
ns
tOD1
Output buffer and pad
delay, slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
0.8
1.3
1.8
ns
tOD2
Output buffer and pad
delay, slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
1.3
1.8
2.3
ns
tOD3
Output buffer and pad
delay, slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
5.8
6.3
6.8
ns
tZX1
Output buffer enable delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable delay,
slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
1.3
2.0
2.9
ns
tH
Register hold time
0.6
1.0
1.3
ns
tRD
Register delay
0.7
1.2
1.6
ns
tCOMB
Combinatorial delay
0.6
0.9
1.3
ns
tIC
Array clock delay
1.2
1.9
2.5
ns
tEN
Register enable time
0.6
1.0
1.2
ns
tGLOB
Global control delay
1.0
1.5
2.2
ns
tPRE
Register preset time
1.3
2.1
2.9
ns
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