參數(shù)資料
型號(hào)： EPM7064LC44-10
廠商： Altera
文件頁(yè)數(shù)： 29/66頁(yè)
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 64 44-PLCC
標(biāo)準(zhǔn)包裝： 390
系列： MAX® 7000
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 4
宏單元數(shù)： 64
門(mén)數(shù)： 1250
輸入/輸出數(shù)： 36
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 44-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 44-PLCC（16.58x16.58）
包裝： 管件
產(chǎn)品目錄頁(yè)面： 603 (CN2011-ZH PDF)
其它名稱(chēng)： 544-2297-5
Altera Corporation
35
MAX 7000 Programmable Logic Device Family Data Sheet
Table 23. MAX 7000 & MAX 7000E External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
MAX 7000E (-12P)
MAX 7000 (-12)
MAX 7000E (-12)
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
12.0
ns
tPD2
I/O input to non-registered output
C1 = 35 pF
12.0
ns
tSU
Global clock setup time
7.0
10.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast input (2)
3.0
ns
tFH
Global clock hold time of fast input
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
6.0
ns
tCH
Global clock high time
4.0
ns
tCL
Global clock low time
4.0
ns
tASU
Array clock setup time
3.0
4.0
ns
tAH
Array clock hold time
4.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
12.0
ns
tACH
Array clock high time
5.0
ns
tACL
Array clock low time
5.0
ns
tCPPW
Minimum pulse width for clear and
preset
5.0
ns
tODH
Output data hold time after clock
C1 = 35 pF (4)
1.0
ns
tCNT
Minimum global clock period
11.0
ns
fCNT
Maximum internal global clock
frequency
90.9
MHz
tACNT
Minimum array clock period
11.0
ns
fACNT
Maximum internal array clock
frequency
90.9
MHz
fMAX
Maximum clock frequency
125.0
MHz
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PDF描述
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參數(shù)描述
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EPM7064LC44-15 制造商:Altera Corporation 功能描述:IC, EEPROM, MAX 7000, CPLD 64,44PLCC
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