tACNT Minimum array clock pe" />
參數(shù)資料
型號： EPM7128STI100-10N
廠商： Altera
文件頁數(shù)： 42/66頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 128 100-TQFP
標準包裝： 270
系列： MAX® 7000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.5 V ~ 5.5 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 128
門數(shù)： 2500
輸入/輸出數(shù)： 84
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP
供應商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
產(chǎn)品目錄頁面： 604 (CN2011-ZH PDF)
其它名稱： 544-2334
Altera Corporation
47
MAX 7000 Programmable Logic Device Family Data Sheet
tACNT
Minimum array clock period
6.7
8.2
10.0
13.0
ns
fACNT
Maximum internal array clock
frequency
149.3
122.0
100.0
76.9
MHz
fMAX
Maximum clock frequency
166.7
125.0
100.0
MHz
Table 34. EPM7160S Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-15
Min
Max
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.2
0.3
0.5
2.0
ns
tIO
I/O input pad and buffer delay
0.2
0.3
0.5
2.0
ns
tFIN
Fast input delay
2.6
3.2
1.0
2.0
ns
tSEXP
Shared expander delay
3.6
4.3
5.0
8.0
ns
tPEXP
Parallel expander delay
1.0
1.3
0.8
1.0
ns
tLAD
Logic array delay
2.8
3.4
5.0
6.0
ns
tLAC
Logic control array delay
2.8
3.4
5.0
6.0
ns
tIOE
Internal output enable delay
0.7
0.9
2.0
3.0
ns
tOD1
Output buffer and pad delay
C1 = 35 pF
0.4
0.5
1.5
4.0
ns
tOD2
Output buffer and pad delay
C1 = 35 pF (6)
0.9
1.0
2.0
5.0
ns
tOD3
Output buffer and pad delay
C1 = 35 pF
5.4
5.5
8.0
ns
tZX1
Output buffer enable delay
C1 = 35 pF
4.0
5.0
6.0
ns
tZX2
Output buffer enable delay
C1 = 35 pF (6)
4.5
5.5
7.0
ns
tZX3
Output buffer enable delay
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay
C1 = 5 pF
4.0
5.0
6.0
ns
tSU
Register setup time
1.0
1.2
2.0
4.0
ns
tH
Register hold time
1.6
2.0
3.0
4.0
ns
tFSU
Register setup time of fast
input
1.9
2.2
3.0
2.0
ns
tFH
Register hold time of fast
input
0.6
0.8
0.5
1.0
ns
tRD
Register delay
1.3
1.6
2.0
1.0
ns
tCOMB
Combinatorial delay
1.0
1.3
2.0
1.0
ns
tIC
Array clock delay
2.9
3.5
5.0
6.0
ns
tEN
Register enable time
2.8
3.4
5.0
6.0
ns
tGLOB
Global control delay
2.0
2.4
1.0
ns
tPRE
Register preset time
2.4
3.0
4.0
ns
Table 33. EPM7160S External Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-15
MinMax MinMax MinMax MinMax
相關(guān)PDF資料
PDF描述
EPM7128STI100-10 IC MAX 7000 CPLD 128 100-TQFP
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ISL61861DCBZ-T IC USB PWR CTRLR 3A 8SOIC
HSC36DRTS-S93 CONN EDGECARD 72POS DIP .100 SLD
FMC07DREI-S93 CONN EDGECARD 14POS .100 EYELET
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