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參數(shù)資料
| 型號(hào)： | EPM7192EGI160-20 |
| 廠商： | Altera |
| 文件頁數(shù)： | 17/66頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 7000 CPLD 192 160-PGA |
| 標(biāo)準(zhǔn)包裝： | 21 |
| 系列： | MAX® 7000 |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 20.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 12 |
| 宏單元數(shù)： | 192 |
| 門數(shù)： | 3750 |
| 輸入/輸出數(shù)： | 124 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 160-BBGA |
| 供應(yīng)商設(shè)備封裝： | 160-PBGA（39.6x39.6） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 604 (CN2011-ZH PDF) |
| 其它名稱： | 544-2341 |
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Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Figure 9 shows the timing requirements for the JTAG signals.
Figure 9. MAX 7000 JTAG Waveforms
Table 12 shows the JTAG timing parameters and values for MAX 7000S
devices.
f For more information, see Application Note 39 (IEEE 1149.1 (JTAG)
Table 12. JTAG Timing Parameters & Values for MAX 7000S Devices
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
25
ns
tJSZX
Update register high impedance to valid output
25
ns
tJSXZ
Update register valid output to high impedance
25
ns
TDO
TCK
tJPZX
t
JPCO
tJPH
t JPXZ
tJCP
tJPSU
t JCL
tJCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
tJSSU
tJSH
t
JSCO
tJSXZ
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VI-2WL-CY-F1 | CONVERTER MOD DC/DC 28V 50W |
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| VI-2WJ-CY-F4 | CONVERTER MOD DC/DC 36V 50W |
| EPM7512AEQC208-7 | IC MAX 7000 CPLD 512 208-PQFP |
| TAJA156M004RNJ | CAP TANT 15UF 4V 20% 1206 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| EPM7192EQC160-10 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
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